G1對準(zhǔn)塊620根據(jù)讀取控制信號10STB_BK0至10STB_BK3分別施加至的上讀取全局線(GU)的物理位置來補(bǔ)償在上讀取全局線(⑶)中引起的延遲時間tDO至tD3的差。在這些情況下，或許能夠消除與相應(yīng)存儲體BO至B7的物理安排結(jié)構(gòu)相對應(yīng)的讀取全局輸入/輸出線RG1的定時偏移。
[0082]圖4和圖5是圖示在一個實(shí)施例中定時偏移可以改善的實(shí)例的時序圖表示。圖4是圖示當(dāng)與傳統(tǒng)技術(shù)相比時定時偏移可以在寫入操作模式下減小的圖，以及圖5是圖示當(dāng)與傳統(tǒng)技術(shù)相比時定時偏移可以在讀取操作模式下減小的圖。
[0083]參見圖4，從稱號為傳統(tǒng)技術(shù)的部分中可以看出，在傳統(tǒng)技術(shù)中，在與存儲體BO對應(yīng)的寫入全局輸入/輸出線WG100BK0和與存儲體B7對應(yīng)的寫入全局輸入/輸出線WG10BK7之間的延遲定時偏移很大。然而，從稱號為本公開的部分中可以看出，在本公開的實(shí)施例中，在對應(yīng)于存儲體BO的寫入全局輸入/輸出線WG100BK0和對應(yīng)于存儲體B7的寫入全局輸入/輸出線WG100BK7之間的延遲定時偏移可能不存在。
[0084]參見圖5，從稱號為傳統(tǒng)技術(shù)的部分中可以看出，在傳統(tǒng)技術(shù)中，在與存儲體BO對應(yīng)的讀取全局輸入/輸出線RG10BKO和與存儲體B7對應(yīng)的讀取全局輸入/輸出線RG100BK7之間的延遲定時偏移很大。然而，從稱號為本公開的部分中可以看出，在本公開的實(shí)施例中，在對應(yīng)于存儲體BO的讀取全局輸入/輸出線RG10BKO和對應(yīng)于存儲體B7的讀取全局輸入/輸出線RG100BK7之間的延遲定時偏移可能不存在。
[0085]如從以上描述中顯然的是，實(shí)施例可以提供的優(yōu)點(diǎn)在于:由于可以減小針對相應(yīng)存儲體的寫入全局輸入/輸出線(WG1)和讀取全局輸入/輸出線(RG1)的定時偏移，所以可以在低功耗高頻操作中改善可靠性。
[0086]以上討論的半導(dǎo)體器件在存儲器件、處理器和計(jì)算機(jī)系統(tǒng)的設(shè)計(jì)中特別有用。例如，參見圖6，圖示了使用根據(jù)實(shí)施例的半導(dǎo)體器件的系統(tǒng)的框圖且通常由附圖標(biāo)記1000表示。系統(tǒng)1000可以包括一個或更多個處理器或中央處理單元(“CPU”) 1100。CPU 1100可以單獨(dú)使用或與其他CPU組合使用。雖然CPU 1100將主要指單數(shù)，但本領(lǐng)域技術(shù)人員將理解，可以實(shí)施具有任何數(shù)目的物理或邏輯CPU的系統(tǒng)。
[0087]芯片組1150在工作中可以與CPU 1100耦接。芯片組1150是在CPU 1100和系統(tǒng)1000的其他部件(其可以包括存儲器控制器1200、輸入/輸出(“I/O”)總線1250和盤驅(qū)動控制器1300)之間的信號的通信路徑。根據(jù)系統(tǒng)的配置，一些不同信號的任何一種可以經(jīng)由芯片組1150傳送，且本領(lǐng)域技術(shù)人員將理解，可以在不改變系統(tǒng)的基本性質(zhì)的情況下容易地調(diào)整信號在系統(tǒng)1000中的路由。
[0088]如上所陳述的，存儲器控制器1200在工作中可以與芯片組1150耦接。存儲器控制器1200可以包括如以上參照圖1至圖3討論的至少一種半導(dǎo)體器件。因而，存儲器控制器1200可以經(jīng)由芯片組1150接收從CPU 1100提供的請求。在可替選實(shí)施例中，存儲器控制器1200可以集成至芯片組1150中。存儲器控制器1200在工作中可以與一個或更多個存儲器件1350耦接。在一個實(shí)施例中，存儲器件1350可以包括如以上參照圖1至圖3討論的半導(dǎo)體器件，存儲器件1350可以包括用于限定多個存儲器單元的多個字線和多個位線。存儲器件1350可以是一些工業(yè)標(biāo)準(zhǔn)存儲類型中的任何一種，包括但不局限于，單列直插式內(nèi)存模塊(“SIMM”)和雙列直插式內(nèi)存模塊(“DMM”)。此外，存儲器件1350可以通過儲存指令和數(shù)據(jù)使外部數(shù)據(jù)儲存設(shè)備的安全移除便利。
[0089]芯片組1150還可以耦接至I/O總線1250。I/O總線1250可以用作信號從芯片組1150至I/O設(shè)備1410、1420和1430的通信路徑。I/O設(shè)備1410、1420和1430可以包括鼠標(biāo)1410、視頻顯示器1420或鍵盤1430。I/O總線1250可以使用一些通信協(xié)議中的任何一種來與I/O設(shè)備1410、1420和1430進(jìn)行通信。此外，I/O總線1250可以集成至芯片組1150中。
[0090]盤驅(qū)動控制器1450( S卩，內(nèi)部盤驅(qū)動器)還可以在工作中與芯片組1150耦接。盤驅(qū)動控制器1450可以用作芯片組1150與一個或更多個內(nèi)部盤驅(qū)動1450之間的通信路徑。內(nèi)部盤驅(qū)動器1450可以通過儲存指令和數(shù)據(jù)這二者使外部數(shù)據(jù)儲存設(shè)備的斷連便利。盤驅(qū)動控制器1300和內(nèi)部盤驅(qū)動1450可以使用幾乎任何類型的通信協(xié)議(包括以上關(guān)于I/O總線1250提到的全部那些)彼此通信或與芯片組1150通信。
[0091]重要的是應(yīng)當(dāng)注意，以上參照圖6描述的系統(tǒng)1000僅是使用以上參照圖1至圖3討論的半導(dǎo)體器件的系統(tǒng)的一個實(shí)例。在可替選實(shí)施例中，諸如蜂窩電話或數(shù)碼相機(jī)，這些部件可以與圖6中所示的實(shí)施例不同。
[0092]雖然以上已經(jīng)描述了各種實(shí)施例，但本領(lǐng)域技術(shù)人員將理解的是，描述的實(shí)施例僅是舉例說明。因此，本文所描述的半導(dǎo)體器件不應(yīng)當(dāng)基于所描述的實(shí)施例受到限制。
[0093]附圖中每個元件的標(biāo)記
[0094]100:外圍電路塊
[0095]200:寫入控制塊
[0096]300，320:寫入延遲塊
[0097]BO?B7:多個存儲體
[0098]400,420:讀取延遲塊
[0099]500,520:讀取信號組合塊
[0100]540:組合塊
[0101]600:第一 RG1 (讀取全局輸入/輸出線)對準(zhǔn)塊
[0102]620:第二 RG1 對準(zhǔn)塊
[0103]通過本發(fā)明的實(shí)施例可以看出，本發(fā)明提供了下面技術(shù)方案:
[0104]技術(shù)方案1.一種半導(dǎo)體器件，包括:
[0105]寫入控制塊，其配置成產(chǎn)生用于控制寫入操作的多個寫入使能信號；
[0106]寫入延遲塊，其配置成向經(jīng)由寫入全局輸入/輸出線傳送的多個寫入數(shù)據(jù)施加延遲時間；以及
[0107]多個存儲體，其配置成響應(yīng)于所述多個寫入使能信號進(jìn)行操作且接收所述多個寫入數(shù)據(jù)，
[0108]其中，所述多個寫入數(shù)據(jù)根據(jù)所述多個存儲體的物理位置而具有不同的延遲時間。
[0109]技術(shù)方案2.如技術(shù)方案I所述的半導(dǎo)體器件，其中，所述多個寫入數(shù)據(jù)被施加了不同的延遲時間。
[0110]技術(shù)方案3.如技術(shù)方案2所述的半導(dǎo)體器件，其中，所述多個存儲體被劃分為第一組存儲體和第二組存儲體。
[0111]技術(shù)方案4.如技術(shù)方案3所述的半導(dǎo)體器件，其中，所述寫入延遲塊包括:
[0112]第一組寫入延遲塊，其配置成向所述多個寫入數(shù)據(jù)施加不同的延遲時間且將所述寫入數(shù)據(jù)輸出至所述第一組存儲體；以及
[0113]第二組寫入延遲塊，其配置成向所述多個寫入數(shù)據(jù)施加不同的延遲時間，并且將所述寫入數(shù)據(jù)輸出至所述第二組存儲體，
[0114]其中，所述第一組寫入延遲塊關(guān)于所述寫入控制塊設(shè)置在布局的上部區(qū)域中，以及
[0115]其中，所述第二組寫入延遲塊關(guān)于所述寫入控制塊設(shè)置在布局的下部區(qū)域中。
[0116]技術(shù)方案5.如技術(shù)方案3所述的半導(dǎo)體器件，其中，所述第一組存儲體關(guān)于所述寫入控制塊設(shè)置在布局的上部區(qū)域中。
[0117]技術(shù)方案6.如技術(shù)方案3所述的半導(dǎo)體器件，其中，所述第二組存儲體關(guān)于所述寫入控制塊設(shè)置在布局的下部區(qū)域中。
[0118]技術(shù)方案7.—種半導(dǎo)體器件，包括:
[0119]多個存儲體，根據(jù)存儲體的物理位置把所述多個存儲體劃分為第一組存儲體和第二組存儲體，并且所述多個存儲體被配置成產(chǎn)生用于控制讀取選通操作的多個讀取控制信號;
[0120]讀取延遲塊，其配置成針對相應(yīng)存儲體向從所述多個存儲體讀取的多個讀取數(shù)據(jù)施加延遲時間，并且將所述讀取數(shù)據(jù)輸出至讀取全局輸入/輸出線；
[0121]讀取信號組合塊，其配置成對所述第一組存儲體和所述第二組存儲體的多個讀取控制信號進(jìn)行組合；以及
[0122]組合塊，其配置成對所述讀取信號組合塊的輸出進(jìn)行組合，并且輸出組合信號。
[0123]技術(shù)方案8.如技術(shù)方案7所述的半導(dǎo)體器件，其中，所述多個讀取數(shù)據(jù)被施加了不同的延遲時間。
[0124]技術(shù)方案9.如技術(shù)方案7所述的半導(dǎo)體器件，其中，所述讀取延遲塊包括:
[0125]第一組讀取延遲塊，其配置成向從所述第一組存儲體輸出的讀取數(shù)據(jù)施加所述延遲時間；以及
[0126]第二組讀取延遲塊，其配置成向從所述第二組存儲體輸出的讀取數(shù)據(jù)施加所述延遲時間，
[0127]其中，所述第一組讀取延遲塊關(guān)于所述組合塊設(shè)置在布局的上部區(qū)域中，以及