專利名稱：在芯片上系統(tǒng)中結(jié)合獨立邏輯塊的制作方法
在芯片上系統(tǒng)中結(jié)合獨立邏輯塊
背景技術(shù)：
隨著半導(dǎo)體技術(shù)進步，更大量的功能性能夠結(jié)合在單個半導(dǎo)體芯片(semiconductor die)上。在歷史上,不同的功能性經(jīng)由單獨集成電路(IC)來實現(xiàn)，以便提供諸如處理功能、控制功能、接口功能等的不同功能。但是，現(xiàn)代半導(dǎo)體能夠在單個集成電路中結(jié)合諸如這些及更多功能之類的多個功能。這個趨勢的一個示例是可用的增加數(shù)量的芯片上系統(tǒng)(system-on-a-chip, SoC)裝置。這些單芯片IC包括各種電路，例如處理電路、接口電路、專用功能電路等。因此，諸如移動終端、蜂窩電話、智能電話、上網(wǎng)本等的嵌入裝置和便攜裝置能夠采用更少數(shù)量的裝置來實現(xiàn)。這個趨勢的另一個示例是多處理器系統(tǒng)的流行，其中系統(tǒng)能夠包括一個或多個多核處理器，這些多核處理器可配置在單個半導(dǎo)體芯片上或者集成在單個封裝中的多芯片(multiple die)上，即多芯片模塊(multichip module, MCM)。
為了在一些狀況下提供其它處理能力，例如第三方的獨立邏輯塊能夠結(jié)合到另一個半導(dǎo)體芯片或裝置中。例如，所謂的獨立知識產(chǎn)權(quán)(IP)邏輯塊能夠結(jié)合到處理器、SoC或其它半導(dǎo)體裝置中。但是，能夠存在將第三方設(shè)計結(jié)合到這種裝置中所涉及的相當大的復(fù)雜度。關(guān)于所添加IP塊與半導(dǎo)體裝置的其余部分之間的互連通信，情況尤其如此。例如，SoC使用的當前解決方案不易適配成與到互連的物理接口(例如所謂的PHY裝置)配合使用，從而要求第三方IP廠商提供適配器或者改寫其邏輯塊。


圖1A是芯片上系統(tǒng)的一部分及其到芯片外組件的連接的框圖。圖1B是按照本發(fā)明的一個實施例的系統(tǒng)的框圖。圖2是按照本發(fā)明的實施例的半導(dǎo)體芯片的第一邏輯與第二邏輯之間的直接連接的框圖。圖3是示出按照本發(fā)明的實施例的芯片上邏輯之間的信令的框圖。圖4是按照本發(fā)明的實施例的多個鏈路-鏈路接口的框圖。圖5是按照本發(fā)明的一個實施例的系統(tǒng)的框圖。圖6是按照本發(fā)明的一個實施例的方法的流程圖。
具體實施例方式在各個實施例中，可提供電路和方法以便使諸如外設(shè)控制器、適配器等的第三方知識產(chǎn)權(quán)(IP)塊能夠結(jié)合在芯片上系統(tǒng)(SoC)或其它半導(dǎo)體裝置、例如多核處理器或多芯片模塊(MCM)中。在各個實施例中，鏈路接口可提供第三方IP邏輯塊到半導(dǎo)體裝置中的自適應(yīng)。雖然本發(fā)明的范圍并不局限于這個方面，但是在一些實施例中，可使用PeripheralComponent Interconnect Express 架構(gòu)的鏈路接口和物理接口(或者稱作PIPE PHY并且可依照PCI Express 架構(gòu)規(guī)范版本2.00 (由Intel Corp.于2007年發(fā)布,并且以下稱作“PIPE PHY規(guī)范”))的組件。這種所謂的PIPE PHY可以是接口的具有鏈路-PHY功能性的物理部分。一般來說，鏈路接口可對于鏈路層操作來執(zhí)行各種功能性、例如鏈路訓(xùn)練、通道偏斜消除、鏈路狀態(tài)、控制等，而物理層執(zhí)行諸如串行化/解串、編碼/解碼、均衡、物理互連接口等的功能性。結(jié)合鏈路-PHY接口的實施例可修改接口的基本設(shè)計以實現(xiàn)沒有PHY的芯片上連接，使得第三方邏輯塊能夠未經(jīng)任何修改地結(jié)合到半導(dǎo)體裝置中，以及實現(xiàn)到PHY的芯片外連接。裝置側(cè)(即，第三方邏輯)的鏈路-PHY接口可以未經(jīng)修改，從而允許單獨裝置IP被再使用，如對于SoC實現(xiàn)那樣。這使上市時間(TTM)和研制成本為最小，從而有效地將裝置廠商提供單獨裝置的SoC IP塊版本的成本降低為零。進而可用于SoC使用的裝置的數(shù)量有效地增加，并且SoC開發(fā)人員的成本能夠降低。為此，實施例可提供對于具有基于PIPE的鏈路-PHY接口的上游組件的修改以便在主機(例如SoC)側(cè)實現(xiàn)各種能力/機制，從而實現(xiàn)具有未修改裝置IP邏輯塊的下游組件的再使用。雖然本發(fā)明的范圍并不局限于這個方面，但是這類修改可針對接口協(xié)議，例如以便終止不需要的信號/機制，在需要時模擬PHY行為，以及提供常規(guī)由PHY獲得的所需共同信號。通過使用未修改單獨裝置的現(xiàn)有鏈路-PHY接口，能夠再使用IP塊，如對于SoC實現(xiàn)那樣?，F(xiàn)在參照圖1A，所示的是芯片上系統(tǒng)的一部分及其到芯片外組件的連接的示例的框圖。如在圖1A中看到，系統(tǒng)100可包括SoC 110，SoC 110包括上游邏輯120，上游邏輯120可以是各種類型的電路的任一種，例如處理電路、其它功能電路、控制器電路等，并且還可包括鏈路-PHY接口的鏈路部分。上游和下游的這個概念可基于PCI Express 規(guī)范基本規(guī)范版本2.0 (2007年I月17日發(fā)布)中的那些術(shù)語的使用。但是要理解，實施例并不局限于PCIe 實現(xiàn)，以及上游和下游能夠只是表示相對SoC的核心元件(例如，可耦合在上游邏輯120的上游的SoC的一個或多個核)的通信的方向。經(jīng)由芯片上互連122，上游邏輯120與PIPE PHY 125進行通信。如上所述，在一些實施例中，這個PIPE PHY可按照PIPE PHY規(guī)范。一般來說，PIPE PHY進行操作以獲得可高速地并行接收的入局信號，以及調(diào)節(jié)和變換信號供經(jīng)由物理互連130、即芯片外互連的輸出。在所示實現(xiàn)中，芯片外互連可以是向?qū)?yīng)PIPE PHY 140 -它在一些實施例中可以是單獨IC -傳送數(shù)據(jù)并且從PIPE PHY 140接收入局差分信號對的一對單向差分線。PIPEPHY 140又可與下游邏輯150進行通信，下游邏輯150再次可以是包括給定類型的功能性的單獨1C，例如外設(shè)控制器、例如磁盤控制器、網(wǎng)絡(luò)接口卡等。雖然在圖1A的實施例中采用這個具體實現(xiàn)示出，但是要理解，在其它實現(xiàn)中，PIPE PHY 140和下游邏輯150可配置在單個半導(dǎo)體芯片上。此外要理解，在不同實施例中，更多的電路可存在于SoC中。如上所述，實施例可在上游側(cè)結(jié)合經(jīng)修改的PIPE鏈路-PHY接口，使得未修改下游邏輯塊能夠直接配置在單個半導(dǎo)體芯片中而在它們之間沒有包括PHY。雖然本文中描述為實現(xiàn)該芯片上連接以便連接兩個IP塊的技術(shù)，但是實施例還可適用于提供兩個不同芯片((例如在多芯片封裝(MCP)中)之間的這種直接連接或分立連接?，F(xiàn)在參照圖1B，示出按照本發(fā)明的一個實施例的系統(tǒng)的框圖。如圖1B所示，系統(tǒng)100’可包括SoC 110。但是，在圖1B的實施例中，提供經(jīng)修改接口(示為邏輯129，結(jié)合到上游邏輯120中)，使得經(jīng)由直接芯片上連接，通信能夠在裝置之間進行而無需對下游邏輯128的任何修改。也就是說，結(jié)合在SoC 110中的下游邏輯128可與圖1A的下游邏輯150相同。
針對邏輯129，下面將論述其它細節(jié)。但是，為了便于介紹，要理解，邏輯129可結(jié)合鏈路-PHY接口的鏈路部分的常規(guī)鏈路功能性。另外，邏輯129還可結(jié)合附加功能性，以便提供某個PHY功能性的模擬，從而實現(xiàn)與下游邏輯128的未修改鏈路接口對接。注意，如圖1B進一步所示，給定SoC實現(xiàn)可提供常規(guī)機制以提供與給定下游邏輯160的芯片外通信(例如經(jīng)由PIPE PHY 140)以及提供與下游邏輯128的直接通信。還要注意，不需要上游邏輯120與芯片上下游邏輯128之間的物理接口。針對圖1B還要理解，在具有集成下游邏輯128的給定系統(tǒng)中，所附連芯片外下游邏輯160是與下游邏輯128不同的實例，以及在一些實施例中可提供與下游邏輯128不同的功能性。以及在給定實現(xiàn)中，也可不存在PIPE PHY 140和邏輯160。仍然參照圖1B，注意一對復(fù)用器126a和126b的存在，它們可基于給定系統(tǒng)配置來控制，以便實現(xiàn)上游邏輯120、PIPE PHY 125和/或下游邏輯128之間的通信。例如，假定一種系統(tǒng)，其中下游邏輯128和下游邏輯160是完全不同電路。在這種實現(xiàn)中，在SoC 110中的邏輯與下游邏輯128之間期望通信時，通信可經(jīng)由上游邏輯120中的經(jīng)修改接口 129進行。如果來自SoC 110中的組件的通信而是送往芯片外下游邏輯160，則通信可通過上游邏輯120 (即，通過相同經(jīng)修改接口 )和復(fù)用器126、PIPE PHY125和140以及最終到達下游邏輯160。雖然在圖1B的實施例中采用這個高級視圖示出，但是要理解，本發(fā)明的范圍并不局限于這個方面，以及在各個實施例中，更多附加電路可存在于SoC 110中。例如，在其它實施例中，下游邏輯128可經(jīng)由另一個芯片上互連直接耦合到PHY 125，以便實現(xiàn)芯片外通信。在又一些實施例中，下游邏輯128可包括單獨PHY或者與其關(guān)聯(lián)，以便實現(xiàn)這個下游邏輯以及Sc?？山?jīng)由另一個芯片外互連與其耦合的另一個芯片外組件之間的直接通信?，F(xiàn)在參照圖2，所示的是半導(dǎo)體芯片的第一邏輯與第二邏輯之間的直接連接的框圖，其中第二邏輯屬于將要結(jié)合到芯片中的第三方IP設(shè)計。也就是說，第一邏輯可屬于硅制造商自己的設(shè)計，而第二邏輯可屬于第三方。在大多數(shù)這類實現(xiàn)中，第一邏輯可被認為為上游邏輯，而第二邏輯被認為為下游邏輯。為了無需對這個邏輯的單獨設(shè)計的任何哪一種修改來實現(xiàn)半導(dǎo)體芯片中的第二邏輯的結(jié)合，可進行對上游邏輯中的接口的修改，如上所述。如在圖2中看到，兩個邏輯可經(jīng)由對應(yīng)邏輯的媒體接入控制(MAC)層來耦合。注意，這個MAC層對應(yīng)于鏈路-PHY接口的鏈路接口。具體來說，第一或上游邏輯205可包括MAC層210，而第二或下游邏輯225又可包括MAC層220。因為將不存在對下游邏輯225的修改，所以MAC層220可以是如設(shè)計用于這個獨立IP邏輯塊的常規(guī)MAC層。相比之下，MAC層210可從常規(guī)設(shè)計來修改。如所看到，這類MAC層均可經(jīng)由內(nèi)部互連與對應(yīng)邏輯的數(shù)據(jù)鏈路層對接。仍然參照圖2，各種芯片上鏈路或互連在兩個邏輯之間直接耦合。雖然描述為直接的，但是要理解，在諸如圖1B所示之類的各個實施例中，這個通信可經(jīng)由諸如復(fù)用器之類的選擇機構(gòu)。但是，對這兩個邏輯之間傳遞的信號沒有進行處理等。如圖2進一步所示，時鐘源230可向兩個邏輯提供時鐘信號。在一個實施例中，全局可用時鐘能夠由兩個連接鏈路層來共享(要注意，按常規(guī)，PHY將這個時鐘提供給鏈路層，例如圖2所示的MAC電路)。另外，公共全局重置信號(圖2中未示出)可提供給上游和下游邏輯，該信號可從可存在于SoC或者其外部的重置控制邏輯來接收。具體參照所示信令，能夠具有各種寬度的傳送和接收數(shù)據(jù)(以及數(shù)據(jù)/命令指示符)可耦合在兩個裝置之間。即，來自邏輯205的傳送數(shù)據(jù)可交叉耦合到MAC邏輯220的接收數(shù)據(jù)部分，反過來也是一樣。類似地，針對命令信息，MAC邏輯220可向MAC層210的命令接收端口提供命令信號，這些命令接收端口是擴展端口，以便接收這種命令信息，并且使MAC層210能夠相應(yīng)地基于正常會提供給PHY裝置的這些信號進行操作。但是要注意，來自正常會耦合到PHY的MAC邏輯120的命令信號以及正常會從PHY輸入到MAC邏輯210中的狀態(tài)信號被終止，使得MAC邏輯220保持未修改。另外，MAC層210還提供某些狀態(tài)和控制信號，使得MAC層220能夠響應(yīng)這種信令而工作在其未修改狀態(tài)。注意，命令和狀態(tài)總線包括多個不同信號，下面詳細描述其中一些。下表1-5提供如圖2所示的存在的信令類型的基本描述。更具體來說，下表提供鏈路-PHY接口中存在的關(guān)于MAC層和PHY層的信號的信令的描述。雖然圖2為了便于說明而沒有示出PHY層，但是要理解，在各個實施例中，PHY裝置能夠存在于系統(tǒng)中，例如圖1A和圖1B所示。對于這些表，要注意，輸入/輸出可從PHY層的角度來定義?！拜敵觥庇蒔HY層(或者按照本發(fā)明的實施例的經(jīng)修改鏈路接口)來驅(qū)動，以及描述為“輸入”的信號由PHY層(或者按照本發(fā)明的實施例的經(jīng)修改鏈路接口)來接收。在各個實施例中，‘并行’或MAC側(cè)的所有信號可與PCLK是同步的，除了下面所述之外。與信號有關(guān)的其它細節(jié)能夠見于上述PIPE PHY規(guī)范，這些表由此來改編。
權(quán)利要求
1.一種設(shè)備，包括: 上游邏輯，具有第一鏈路接口以實現(xiàn)與知識產(chǎn)權(quán)(IP)邏輯的通信，所述知識產(chǎn)權(quán)(IP)邏輯與所述上游邏輯一起適配在單個半導(dǎo)體芯片上，所述IP邏輯包括經(jīng)由芯片上互連耦合到所述第一鏈路接口的第二鏈路接口，其中所述IP邏輯是相對所述上游邏輯的下游組件并且相對其中結(jié)合有所述IP邏輯的單獨裝置未經(jīng)修改。
2.如權(quán)利要求1所述的設(shè)備，其中，所述第一鏈路接口從鏈路接口的規(guī)范設(shè)計經(jīng)過修改，供結(jié)合到鏈路-物理接口模型中。
3.如權(quán)利要求2所述的設(shè)備，其中，所述第一鏈路接口包括第一邏輯部分以執(zhí)行Peripheral Component Interconnect Express 架構(gòu)(PIPE)規(guī)范的物理接口的功能性的至少一部分。
4.如權(quán)利要求2所述的設(shè)備，其中，所述第一鏈路接口輸出單個信號以便模擬物理接口的接收器狀態(tài)功能性，其中所述單個信號耦合到所述第二鏈路接口的多個接收器狀態(tài)端□。
5.如權(quán)利要求2所述的設(shè)備，還包括反轉(zhuǎn)器以反轉(zhuǎn)從所述第二鏈路接口所接收的傳送電空閑信號，其中所反轉(zhuǎn) 的傳送電空閑信號耦合到所述第一鏈路接口的接收器有效狀態(tài)信號輸入，以便實現(xiàn)物理接口功能性。
6.如權(quán)利要求1所述的設(shè)備，還包括復(fù)用器，所述復(fù)用器耦合到所述上游邏輯，以便接收來自所述上游邏輯的輸出，并且向IP邏輯或者向耦合到所述復(fù)用器的物理接口提供所述輸出。
7.如權(quán)利要求6所述的設(shè)備，其中，所述物理接口耦合到芯片外鏈路。
8.如權(quán)利要求1所述的設(shè)備，還包括向所述第一鏈路接口和所述第二鏈路接口提供公共時鐘信號的時鐘，所述時鐘與所述設(shè)備的物理接口不關(guān)聯(lián)。
9.如權(quán)利要求1所述的設(shè)備，其中，所述第一鏈路接口向所述第二鏈路接口提供物理狀態(tài)信號，以便指示響應(yīng)所述IP邏輯的低功率狀態(tài)進入而向電空閑狀態(tài)的虛擬轉(zhuǎn)變。
10.如權(quán)利要求2所述的設(shè)備，還包括多個第一鏈路接口和多個第二鏈路接口，其中所述IP邏輯耦合到具有多個通道的芯片外互連。
11.如權(quán)利要求2所述的設(shè)備，其中，來自所述第一鏈路接口的傳送數(shù)據(jù)交叉耦合到所述第二鏈路接口的接收端口，來自所述第二鏈路接口的傳送數(shù)據(jù)交叉耦合到所述第一鏈路接口的接收端口，來自所述第一鏈路接口的傳送控制數(shù)據(jù)交叉耦合到所述第二鏈路接口的控制接收端口，以及來自所述第二鏈路接口的傳送控制數(shù)據(jù)交叉耦合到所述第一鏈路接口的控制接收端口。
12.—種芯片上系統(tǒng)(SoC),包括: 第一邏輯，具有從 Peripheral Component Interconnect Express 架構(gòu)(PIPE)規(guī)范的物理接口的鏈路接口所修改的第一鏈路接口，以便模擬所述PIPE規(guī)范的物理(PHY)接口的一部分的功能性； 第二邏輯，經(jīng)由芯片上互連耦合到所述第一邏輯，所述第二邏輯具有第二鏈路接口以便與所述第一鏈路接口進行通信，其中所述第二邏輯相對其中結(jié)合有所述第二邏輯的單獨裝置未經(jīng)修改； PHY接口，實現(xiàn)與通過芯片外互連耦合到所述SoC的組件的通信；以及復(fù)用器，耦合在所述第一邏輯、所述第二邏輯和所述PHY接口之間，其中所述復(fù)用器控制成提供從所述第一鏈路接口到所述PHY接口和所述第二鏈路接口中的所選接口的通信。
13.如權(quán)利要求12所述的SoC，其中，所述第一鏈路接口還按照所述PIPE規(guī)范來處理從所述PHY接口所傳遞的信號。
14.如權(quán)利要求12所述的SoC，還包括多個第一鏈路接口和多個第二鏈路接口，以便實現(xiàn)從所述第二邏輯到經(jīng)由具有多個通道的第二芯片外互連與所述SoC耦合的另一組件的通信。
15.如權(quán)利要求12所述的SoC，其中，所述第二邏輯的所述第二鏈路接口還經(jīng)由第二芯片上互連耦合到所述PHY接口。
16.如權(quán)利要求12所述的SoC，其中，所述第一鏈路接口響應(yīng)接收到從所述第二鏈路接口所接收的電空閑信號而模擬PHY接口功能性。
17.如權(quán)利要求12所述的SoC，其中，所述第一鏈路接口接收來自所述第二鏈路接口的傳送檢測接收信號，以及所述第一鏈路接口輸出單個信號以向所述第二鏈路接口指示多個接收狀態(tài)信號之一。
18.一種方法，包括: 配置芯片上系統(tǒng)(SoC)，包括: 第一邏輯，具有從 Peripheral Component Interconnect Express 架構(gòu)(PIPE)規(guī)范的物理接口的鏈路接口所修改 的第一鏈路接口，以便模擬所述PIPE規(guī)范的物理(PHY)接口的一部分的功能性，從而實現(xiàn)經(jīng)由鏈路-鏈路接口和鏈路-PHY接口的通信；以及 第二邏輯，經(jīng)由芯片上互連耦合到所述第一邏輯，所述第二邏輯具有第二鏈路接口以便與所述第一鏈路接口進行通信，其中所述第二邏輯相對其中結(jié)合有所述第二邏輯的單獨裝置未經(jīng)修改； 確定來自所述第一邏輯的通信是送往所述第二邏輯還是送往經(jīng)由芯片外互連與所述SoC耦合的第三邏輯；以及 如果通信送往所述第三邏輯，則把來自所述第一鏈路接口的通信提供給所述PHY接口，以及如果通信送往所述第二邏輯，則把來自所述第一鏈路接口的通信提供給所述第二鏈路接口。
19.如權(quán)利要求18所述的方法，還包括當所述通信送往所述第二邏輯時，在所述第一鏈路接口中模擬PHY功能。
20.如權(quán)利要求18所述的方法，還包括在所述第一鏈路接口中接收來自所述第二邏輯的狀態(tài)信號，以及在所述第一鏈路接口中處理所述狀態(tài)信號以模擬至少一個PHY功能。
21.如權(quán)利要求18所述的方法，還包括終止來自所述第二鏈路接口的至少一個信號，使得所述至少一個信號沒有提供給所述SoC的任何組件。
全文摘要
在一個實施例中，本發(fā)明包括邏輯，具有第一鏈路接口以實現(xiàn)與知識產(chǎn)權(quán)(IP)邏輯的通信，知識產(chǎn)權(quán)(IP)邏輯與該邏輯一起適配在單個半導(dǎo)體芯片上，其中IP邏輯包括經(jīng)由芯片上互連與第一鏈路接口耦合的第二鏈路接口。這樣，IP邏輯能夠相對其中結(jié)合有IP邏輯的單獨裝置未經(jīng)修改。描述并且要求保護其它實施例。
文檔編號H03K19/0175GK103210589SQ201180055973
公開日2013年7月17日 申請日期2011年9月21日 優(yōu)先權(quán)日2010年9月21日
發(fā)明者D.J.哈里曼, D.S.弗雷利希 申請人:英特爾公司