移位寄存器及驅(qū)動方法、驅(qū)動電路、陣列基板和顯示裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及驅(qū)動技術(shù)領(lǐng)域，更具體地說，涉及一移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路、陣列基板以及顯示裝置。
【背景技術(shù)】
[0002]現(xiàn)有的一種移位寄存器，如圖1所示，包括第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4、第五晶體管M5、第六晶體管M6、第一電容COl和第二電容C02，其中，第一晶體管Ml由第一節(jié)點(diǎn)NOl的電壓控制，用于將第一電壓VDD傳輸至移位寄存器的輸出端OUTOl ;第二晶體管M2由第二節(jié)點(diǎn)N02的電壓控制，用于將第三時鐘信號CK3’傳輸至移位寄存器的輸出端0UT01 ;第三晶體管M3由第二節(jié)點(diǎn)N02的電壓控制，用于將第一電壓VDD傳輸至第一節(jié)點(diǎn)NOl ;第四晶體管M4由第一時鐘信號CK1’控制，用于將第二電壓VEE傳輸至第一節(jié)點(diǎn)NOl ;第五晶體管M5由第一節(jié)點(diǎn)NOl的電壓控制，用于將第一電壓VDD傳輸至第二節(jié)點(diǎn)N02 ;第六晶體管M6由第二時鐘信號CK2’控制，用于將輸入信號INOl傳輸至第二節(jié)點(diǎn)N02。
[0003]但是，上述移位寄存器電路中，由于第二節(jié)點(diǎn)N02既與第五晶體管M5電連接，又與第六晶體管M6電連接，即第二節(jié)點(diǎn)N02存在競爭，因此，在第五晶體管M5或第六晶體管M6發(fā)生閾值漂移、以及第五晶體管M5或第六晶體管M6存在漏電流時，會導(dǎo)致第二晶體管M2無法完全打開，從而導(dǎo)致移位寄存器無法正常工作以及柵極驅(qū)動電路失效。

【發(fā)明內(nèi)容】

[0004]有鑒于此，本發(fā)明提供了一種移位寄存器及其驅(qū)動方法、驅(qū)動電路、陣列基板和顯示裝置，以解決現(xiàn)有技術(shù)中由于第二節(jié)點(diǎn)存在競爭，而導(dǎo)致的第五晶體管和第六晶體管在發(fā)生漂移或存在漏電流時，移位寄存器無法正常工作以及柵極驅(qū)動電路失效的問題。
[0005]為實(shí)現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案:
[0006]本發(fā)明實(shí)施例提供一種移位寄存器，包括:第一晶體管、第二晶體管、第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管、第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第三節(jié)點(diǎn)、第一電容和第二電容，其中，
[0007]所述第一晶體管由輸入信號控制，用于將第一參考電壓傳輸至所述第一節(jié)點(diǎn)；
[0008]所述第二晶體管由第一時鐘信號控制，用于將第二參考電壓傳輸至所述第一節(jié)點(diǎn)，所述第二參考電壓小于所述第一參考電壓；
[0009]所述第三晶體管由所述第一節(jié)點(diǎn)的電壓控制，用于將所述第一參考電壓傳輸至所述第三節(jié)點(diǎn)；
[0010]所述第四晶體管由所述第一節(jié)點(diǎn)的電壓控制，用于將所述第一參考電壓傳輸至所述移位寄存器的輸出端；
[0011]所述第五晶體管由第二時鐘信號控制，用于將所述輸入信號傳輸至所述第三節(jié)占.V，
[0012]所述第六晶體管由所述第二參考電壓控制，用于將所述第三節(jié)點(diǎn)的電壓傳輸至所述第二節(jié)點(diǎn)；
[0013]所述第七晶體管由所述第二節(jié)點(diǎn)的電壓控制，用于將第三時鐘信號傳輸至所述輸出立而;
[0014]所述第一電容的一端輸入所述第一參考電壓，另一端輸入所述第一節(jié)點(diǎn)的電壓；
[0015]所述第二電容的一端輸入所述第二節(jié)點(diǎn)的電壓，另一端輸入所述輸出端的電壓。
[0016]本發(fā)明實(shí)施例還提供一種柵極驅(qū)動電路，包括N個級聯(lián)的移位寄存器，其中，N為大于2的正整數(shù)，所述移位寄存器為上述任一項(xiàng)所述的移位寄存器。
[0017]本發(fā)明實(shí)施例還提供一種陣列基板，包括多條柵極線、與所述柵極線絕緣相交的多條數(shù)據(jù)線、由所述柵極線和所述數(shù)據(jù)線圍合而成呈陣列排布的像素陣列和設(shè)置在所述陣列基板至少一側(cè)的如上所述的柵極驅(qū)動電路，每個所述移位寄存器的輸出端與一條所述柵極線電連接。
[0018]本發(fā)明實(shí)施例還提供一種顯示裝置，包括如上所述的陣列基板。
[0019]與現(xiàn)有技術(shù)相比，本發(fā)明所提供的技術(shù)方案具有以下優(yōu)點(diǎn):
[0020]本發(fā)明所提供的移位寄存器及其驅(qū)動方法、驅(qū)動電路、陣列基板和顯示裝置，由于第二節(jié)點(diǎn)的電壓是由第三節(jié)點(diǎn)通過第六晶體管提供的，因此，第二節(jié)點(diǎn)并不存在競爭問題，從而避免了晶體管發(fā)生閾值偏移或漏電流而導(dǎo)致的移位寄存器無法正常工作以及柵極驅(qū)動電路失效的問題，且使得移位寄存器以及柵極驅(qū)動電路的功耗較低、電路較穩(wěn)定。
【附圖說明】
[0021]為了更清楚地說明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實(shí)施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。
[0022]圖1為現(xiàn)有技術(shù)中的一種移位寄存器的結(jié)構(gòu)示意圖；
[0023]圖2為本發(fā)明的一個實(shí)施例提供的一種移位寄存器的結(jié)構(gòu)示意圖；
[0024]圖3為本發(fā)明的一個實(shí)施例提供的另一種移位寄存器的結(jié)構(gòu)示意圖；
[0025]圖4為本發(fā)明的一個實(shí)施例提供的又一種移位寄存器的結(jié)構(gòu)示意圖；
[0026]圖5為本發(fā)明的另一個實(shí)施例提供的一種移位寄存器的結(jié)構(gòu)示意圖；
[0027]圖6為本發(fā)明的另一個實(shí)施例提供的另一種移位寄存器的結(jié)構(gòu)示意圖；
[0028]圖7為本發(fā)明的又一個實(shí)施例提供的移位寄存器的驅(qū)動方法的流程圖；
[0029]圖8為本發(fā)明的又一個實(shí)施例提供的移位寄存器的驅(qū)動信號示意圖；
[0030]圖9為本發(fā)明的其他實(shí)施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖；
[0031]圖10為本發(fā)明的其他實(shí)施例提供的另一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0032]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0033]本發(fā)明的一個實(shí)施例提供了一種移位寄存器，如圖2所示，包括第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第一節(jié)點(diǎn)N1、第二節(jié)點(diǎn)N2、第三節(jié)點(diǎn)N3、第一電容Cl和第二電容C2，其中，第一晶體管Tl由輸入信號IN控制，用于將第一參考電壓VGH傳輸至第一節(jié)點(diǎn)NI ;第二晶體管T2由第一時鐘信號CLKl控制，用于將第二參考電壓VGL傳輸至第一節(jié)點(diǎn)NI，其中第二參考電壓VGL小于第一參考電壓VGH;第三晶體管T3由第一節(jié)點(diǎn)NI的電壓控制，用于將第一參考電壓VGH傳輸至第三節(jié)點(diǎn)N3 ;第四晶體管T4由第一節(jié)點(diǎn)NI的電壓控制，用于將第一參考電壓VGH傳輸至移位寄存器的輸出端OUT ;第五晶體管T5由第二時鐘信號CLK2控制，用于將輸入信號IN傳輸至第三節(jié)點(diǎn)N3 ;第六晶體管T6由第二參考電壓VGL控制，用于將第三節(jié)點(diǎn)N3的電壓傳輸至第二節(jié)點(diǎn)N2 ;第七晶體管T7由第二節(jié)點(diǎn)N2的電壓控制，用于將第三時鐘信號CLK3傳輸至輸出端OUT ;第一電容Cl的一端輸