專利名稱：導航雷達數(shù)據(jù)處理器的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及航海導航雷達技術(shù)領(lǐng)域，具體的說是一種導航雷達數(shù)據(jù)處理器。
背景技術(shù)：
在目前的航海導航雷達技術(shù)領(lǐng)域，導航雷達的顯示處理單元是將雷達回波信號與 船首信號、方位信號、主脈沖信號、GPS定位信號、AIS自動識別信號、羅經(jīng)指北信號等融合 在一起，經(jīng)過雜波抑制，最后在顯示屏上將信號顯示出來。以往的雷達中，其顯示處理單元， 或者是由模擬電路來實現(xiàn)，或者是采用雷達處理卡，將數(shù)據(jù)傳送與處理分開實現(xiàn)。這種處理 模式無論從成本、可靠性以及性能方面都存在著不足。隨著全球氣候的變暖，氣候的多變性 越來越明顯，導航雷達的處理能力需求越來越高，使用已有的處理模式已適應不了時代的 要求，因此開發(fā)一種能夠適用現(xiàn)時需求的導航雷達數(shù)據(jù)處理器就成了噬需解決的問題。
發(fā)明內(nèi)容本實用新型的目的是針對現(xiàn)有的導航雷達數(shù)據(jù)處理方面存在的不足，提供一種結(jié) 構(gòu)緊湊、線路清晰、集成度高、成本低的導航雷達數(shù)據(jù)處理器。本實用新型的目的是通過以下技術(shù)方案解決的一種導航雷達數(shù)據(jù)處理器，所述的導航雷達數(shù)據(jù)處理器包括FPGA芯片，F(xiàn)PGA芯片 內(nèi)嵌入中央處理器、邏輯控制模塊和通訊集成模塊；所述的中央處理器與邏輯控制模塊相 連，邏輯控制模塊與通訊集成模塊相連。所述的FPGA芯片內(nèi)嵌有1一 6個中央處理器。所述的FPGA芯片內(nèi)嵌有雜波處理數(shù)據(jù)庫。所述的FPGA芯片通過內(nèi)嵌的通訊集成模塊與信號輸入端、信號輸出端、外置設 備、顯示器和鍵盤相連。所述的信號輸出端為PCI總線、ARM總線和局域網(wǎng)總線。所述的外置設備為衛(wèi)星定位系統(tǒng)、船舶自動識別系統(tǒng)和指北羅經(jīng)。本實用新型相比現(xiàn)有技術(shù)有如下優(yōu)點1、本實用新型通過在FPGA芯片內(nèi)內(nèi)嵌軟核中央處理器和其他外圍控制設備的方 法，可以將航海導航雷達所有需要處理的信號融入進來進行并行處理；2、本實用新型通過內(nèi)嵌通訊集成模塊與各種總線和端口的連接，可以實時將數(shù)據(jù) 處理的結(jié)果傳輸出去；3、本實用新型結(jié)構(gòu)緊湊、線路清晰、集成度高、成本較低，適宜推廣使用。
附圖1為本實用新型的原理示意圖。其中1 一FPGA芯片；2—中央處理器；3—邏輯控制模塊；4一通訊集成模塊；5— 信號輸入端；6—信號輸出端；7—外置設備；8—顯示器；9一鍵盤。
具體實施方式

以下結(jié)合附圖與實施例對本實用新型作進一步的說明。如圖所示一種導航雷達數(shù)據(jù)處理器，導航雷達數(shù)據(jù)處理器包括FPGA芯片1，F(xiàn)PGA 芯片1內(nèi)嵌入1一6個中央處理器2、邏輯控制模塊3和通訊集成模塊4，F(xiàn)PGA芯片1還內(nèi) 嵌有雜波處理數(shù)據(jù)庫；其中中央處理器2與邏輯控制模塊3相連，邏輯控制模塊3與通訊集 成模塊4相連。另外FPGA芯片1通過內(nèi)嵌的通訊集成模塊4與信號輸入端5、信號輸出端 6、外置設備7、顯示器8和鍵盤9相連，以達到實時進行數(shù)據(jù)傳輸和數(shù)據(jù)處理的設計需求； 其中信號輸出端6為PCI總線、ARM總線和局域網(wǎng)總線等總線結(jié)構(gòu)，外置設備7為衛(wèi)星定位 系統(tǒng)、船舶自動識別系統(tǒng)和指北羅經(jīng)等系統(tǒng)設備。如圖1所示，本實用新型由由FPGA芯片1加上外圍處理設備組成。首先，在FPGA 芯片1中設置了 3個內(nèi)嵌中央處理器2和邏輯控制模塊3，還內(nèi)嵌了雜波處理數(shù)據(jù)庫，并且 還內(nèi)嵌了與信號輸入端5、信號輸出端6、外置設備7、顯示器8和鍵盤9相連接的通訊集成 模塊4。具體的連接是導航雷達收發(fā)機單元的船首信號、方位信號、控制信號、主脈沖信 號、檢測信號、控制信號通過信號輸入端5與FPGA芯片1內(nèi)嵌通訊集成模塊4的UART接口 相連接，使FPGA芯片1可以直接接收和發(fā)送這些信號。信號輸入端6可為PCI總線、ARM總線和局域網(wǎng)總線等總線結(jié)構(gòu)，其中PCI總線、 PC104PLUS,PCI-E總線與通訊集成模塊4中的的PCI_Compiler接口直接相連接，使FPGA芯 片1可以直接掛接在標準的局部總線上；ARM總線與通訊集成模塊4中的Slavejemplate 的接口直接相連接，使FPGA芯片1可以成為ARM系統(tǒng)的一個處理單元；局域網(wǎng)總線與通訊 集成模塊4中的Ethernet接口直接相連接，使FPGA芯片1可以成為局域網(wǎng)中的一個節(jié)點。 以上連接，也就是將航海導航雷達信號數(shù)據(jù)處理器直接掛接在各種總線上，實現(xiàn)了與各種 主機系統(tǒng)的無縫連接。外置設備7可為衛(wèi)星定位系統(tǒng)(GPS)、船舶自動識別系統(tǒng)(AIS)、指北羅經(jīng)等，將外 置設備7通過RS485/422轉(zhuǎn)TTL電平接口和RS232轉(zhuǎn)TTL電平接口與通訊集成模塊4中的 PIO接口相連接，實現(xiàn)FPGA芯片與外置設備的連接，可以采集外置設備的信號和數(shù)據(jù)。將顯示器8的VGA接口與通訊集成模塊4中的Video and Image Process接口直 接相連接，可以將系統(tǒng)的處理結(jié)果在通用顯示器上顯示出來。本實用新型通過在FPGA芯片1內(nèi)內(nèi)嵌軟核中央處理器2和其他外圍控制設備的 方法，可以將航海導航雷達所有需要處理的信號融入進來進行并行處理，并可以實時將數(shù) 據(jù)處理的結(jié)果傳輸出去；本實用新型結(jié)構(gòu)緊湊、線路清晰、集成度高、成本較低，適宜推廣使用。
權(quán)利要求一種導航雷達數(shù)據(jù)處理器，其特征在于所述的導航雷達數(shù)據(jù)處理器包括FPGA芯片(1)，F(xiàn)PGA芯片(1)內(nèi)嵌入中央處理器(2)、邏輯控制模塊(3)和通訊集成模塊(4)；所述的中央處理器(2)與邏輯控制模塊(3)相連，邏輯控制模塊(3)與通訊集成模塊(4)相連。
2.根據(jù)權(quán)利要求1所述的導航雷達數(shù)據(jù)處理器，其特征在于所述的FPGA芯片(1)內(nèi)嵌 有1一6個中央處理器(2)。
3.根據(jù)權(quán)利要求1所述的導航雷達數(shù)據(jù)處理器，其特征在于所述的FPGA芯片(1)內(nèi)嵌 有雜波處理數(shù)據(jù)庫。
4.根據(jù)權(quán)利要求1所述的導航雷達數(shù)據(jù)處理器，其特征在于所述的FPGA芯片(1)通過 內(nèi)嵌的通訊集成模塊(4)與信號輸入端(5)、信號輸出端(6)、外置設備(7)、顯示器(8)和鍵 盤(9)相連。
5.根據(jù)權(quán)利要求4所述的導航雷達數(shù)據(jù)處理器，其特征在于所述的信號輸出端(6)為 PCI總線、ARM總線和局域網(wǎng)總線。
6.根據(jù)權(quán)利要求4所述的導航雷達數(shù)據(jù)處理器，其特征在于所述的外置設備(7)為衛(wèi) 星定位系統(tǒng)、船舶自動識別系統(tǒng)和指北羅經(jīng)。
專利摘要本實用新型公開了一種導航雷達數(shù)據(jù)處理器，所述的導航雷達數(shù)據(jù)處理器包括FPGA芯片(1)，F(xiàn)PGA芯片(1)內(nèi)嵌入中央處理器(2)、邏輯控制模塊(3)和通訊集成模塊(4)；所述的中央處理器(2)與邏輯控制模塊(3)相連，邏輯控制模塊(3)與通訊集成模塊(4)相連。本實用新型通過在FPGA芯片內(nèi)內(nèi)嵌軟核中央處理器和其他外圍控制設備的方法，可以將航海導航雷達所有需要處理的信號融入進來進行并行處理，并可以實時將數(shù)據(jù)處理的結(jié)果傳輸出去；本實用新型結(jié)構(gòu)緊湊、線路清晰、集成度高、成本較低，適宜推廣使用。
文檔編號G01S7/02GK201749186SQ201020519958
公開日2011年2月16日 申請日期2010年9月7日 優(yōu)先權(quán)日2010年9月7日
發(fā)明者楊大寧 申請人:楊大寧