專利名稱：高介電常數介電層和/或金屬柵極元件的制造方法
技術領域：
本發(fā)明涉及一種半導體元件的制造方法，尤其涉及一種高介電常數介電層和/或 金屬柵極元件的制造方法。
背景技術：
半導體集成電路(IC)工業(yè)已經歷快速成長。IC材料和設計的技術進步已造成數 世代的IC演進，相較于前一世代，各世代的IC都具有較小及更復雜的電路。然而，上述的 進步已增加制造IC和工藝的復雜性，并且為了使這些先進技術得以實現，類似的IC工藝和 制造的開發(fā)是必要的。在IC演進的進程中，功能的密度(也即每芯片面積互連的裝置的數目)已逐漸地 增加，當幾何尺寸(也即使用一工藝所能創(chuàng)造出最小元件(或線))已降低。此微縮化的過 程通過制造效率和降低相關的成本而增加逐漸地提供益處。此微縮化也產生相對高的功率 耗損值，其可通過使用低功率損耗裝置例如互補式金屬-氧化物-半導體(CMOS)裝置而解 決。CMOS裝置典型地是由柵極氧化層和多晶硅柵極電極所形成。隨著構造尺寸持續(xù)地減少， 因而有一種期望將柵極氧化層和多晶硅柵極電極取代為high-k柵極介電層和金屬柵極以 改善元件效能。然而，當集成化一 high-k(高介電常數)介電/金屬柵極構造在一 CMOS技術 制造流程時，基于各種不同的因素例如金屬不相容性、復雜的工藝、及熱預算(thermal budget)，問題也隨之發(fā)生。例如，high-k柵極介電層引發(fā)的議題為較低的熱穩(wěn)定性。有鑒 于此，在CMOS技術制造流程中，在一道或多道熱工藝循環(huán)(例如虛置多晶硅熱步驟、間隙子 熱步驟、及源極和漏極的活化步驟)可導致該high-k柵極介電層的品質降低。

發(fā)明內容
為了克服現有技術的缺陷，根據本發(fā)明的一實施例，其提供一種高介電常數介電 層和/或金屬柵極元件的制造方法，包括提供一半導體基板；形成一柵極結構于該半導體 基板之上，該柵極結構包括一虛置介電層及一虛置柵極設置于該虛置介電層之上；自該柵 極結構移除該虛置柵極和虛置介電層，由此形成一溝槽；形成一界面層于該半導體基板上； 形成一高介電常數介電層于該界面層之上，部分地填入該溝槽；形成一阻擋層于該高介電 常數介電層之上，部分地填入該溝槽；形成一頂蓋層于該阻擋層之上，部分地填入該溝槽； 實施一退火工藝；移除該頂蓋層；形成一金屬層于該阻擋層之上，且填入該溝槽的剩余部 分；以及實施一化學機械研磨法以移除該溝槽外部的各層。根據本發(fā)明另一實施例，一種高介電常數介電層和/或金屬柵極元件的制造方法 包括提供一半導體基板；形成一柵極結構于該半導體基板之上，該柵極結構包括一虛置 介電層及一虛置柵極設置于該虛置介電層之上；自該柵極結構移除該虛置柵極和虛置介電 層，由此形成一溝槽；形成一界面層位于該溝槽的一底部部分；形成一高介電常數介電層 于該界面層之上，部分地填入該溝槽；形成一阻擋層于該高介電常數介電層之上，部分地填入該溝槽；形成一順應頂蓋層于該阻擋層之上；之后實施一退火工藝；移除該頂蓋層；形成 一金屬層于該阻擋層之上，且填入該溝槽的剩余部分；以及移除該溝槽外部的各層，由此形 成一金屬柵極。根據本發(fā)明又一實施例，一種高介電常數介電層和/或金屬柵極元件的制造方法 包括提供一半導體基板；形成一柵極結構于該半導體基板之上，該柵極結構包括一虛置 介電層及一虛置柵極設置于該虛置介電層之上；形成一層間介電層于該半導體基板和該柵 極結構之上；實施一第一化學機械研磨法于該層間介電層，以露出該虛置柵極；自該柵極 結構移除該虛置柵極和虛置介電層，由此形成一溝槽；形成一界面層位于該溝槽的一底部 部分；形成一高介電常數介電層于該界面層之上，部分地填入該溝槽；形成一阻擋層于該 高介電常數介電層之上，部分地填入該溝槽；形成一順應頂蓋層于該阻擋層之上；之后實 施一退火工藝；移除該頂蓋層；形成一金屬層于該阻擋層之上，且填入該溝槽的剩余部分； 以及實施一第二化學機械研磨法以移除該溝槽外部的各層，由此形成一金屬柵極。本發(fā)明所揭示的方法提供一簡單且具有低成本效益的方法，以形成high-k介電 層和金屬柵極在后形成柵極工藝中，其使用一虛置介電層和虛置多晶硅柵極。因此，由于該 high-k介電層經歷較低的熱工藝(例如施于該high-k介電層較低的熱循環(huán))，可以改善于 最終元件中的該high-k介電層的品質。此外，在此所揭示的方法和裝置利用一順應的頂蓋 層，通過低溫沉積工藝形成，其可改善在退火工藝中該接口層、high-k介電層、和阻擋層的 品質，并且改善在退火工藝后移除該頂蓋層的蝕刻工藝。上述優(yōu)點變得非常重要，對于先進 工藝節(jié)點中的微小構造，例如32nm、22nm、或更小的節(jié)點工藝。


圖1顯示根據本發(fā)明實施例的制造具有high-k介電和金屬柵極的半導體裝置的 流程示意圖。圖2A顯示根據本發(fā)明的實施例在實施一化學機械研磨法(CMP)和蝕刻法于該層 間介電層(ILD)，露出該虛置多晶硅柵極的剖面示意圖。圖2B顯示根據本發(fā)明的實施例將該柵極結構內的該虛置多晶硅柵極208及該柵 極介電層206移除的剖面示意圖。圖2C顯示根據本發(fā)明的實施例形成一界面層232、一 high-k介電層234、和一阻 擋層236部分地填入該溝槽230中的剖面示意圖。圖2D顯示根據本發(fā)明的實施例實施一退火工藝250于該半導體裝置200的剖面 示意圖。圖2E顯示根據本發(fā)明的實施例在完成該退火工藝之后，實施一蝕刻工藝255以移 除該頂蓋層的剖面示意圖。圖2F顯示在完成移除該頂蓋層MO的步驟后該半導體裝置200的剖面示意圖。圖2G顯示根據本發(fā)明的實施例形成一金屬層沈0，以填入該構槽230的剩余部分 的剖面示意圖。圖2H顯示根據本發(fā)明的實施例實施一 CMP工藝265于該半導體裝置，以移除位于 該溝槽230外的各層的剖面示意圖。上述附圖中的附圖標記說明如下
100 制造方法；
102--118 工藝區(qū)塊；
200 半導體裝置；
202 基板；
206 虛置介電層；
208 虛置多晶硅層；
210 側壁或柵極間隙子
220 層間介電層(ILD)
230 溝槽；
232 界面層；
234 high-k介電層；
236 阻擋層；
240 頂蓋層；
250 退火工藝；
255 蝕刻工藝；
260 金屬層；
265 CMP工藝。
具體實施例方式為使本發(fā)明能更明顯易懂，下文特舉實施例，并配合附圖，作詳細說明如下以下以各實施例詳細說明并伴隨著

的范例，作為本發(fā)明的參考依據。在 附圖或說明書描述中，相似或相同的部分都使用相同的附圖標記。且在附圖中，實施例的形 狀或是厚度可擴大，并以簡化或是方便標示。再者，附圖中各元件的部分將以分別描述說明 之，值得注意的是，圖中未示出或描述的元件，為本領域普通技術人員所知的形式，另外，特 定的實施例僅為揭示本發(fā)明使用的特定方式，其并非用以限定本發(fā)明。此外，本發(fā)明揭示所 提供的“后柵極” high-k介電/金屬柵極工藝的實施例應為本領域普通技術人員所能理解 并應用于其他工藝和/或使用其他材料。請參閱圖1，其顯示一方法100的流程，用以制造一具有high-k介電和金屬柵極的 半導體裝置，根據本發(fā)明所揭示的各種不同的樣態(tài)。該方法100始于工藝區(qū)塊102，提供一 半導體基板。接續(xù)進行該方法100的工藝區(qū)塊104，將一柵極結構形成于該基板之上，該柵 極結構包括一虛置介電層和一虛置柵極。接續(xù)進行該方法100的工藝區(qū)塊106，自該柵極 結構移除該虛置介電層和該虛置柵極，由此形成一溝槽。接續(xù)進行該方法100的工藝區(qū)塊 108，形成一界面層、high-k介電層、及阻擋層部分地填入該溝槽。接續(xù)進行該方法100的工藝區(qū)塊110，形成一順應性的頂蓋層于該阻擋層之上。接 續(xù)進行該方法100的工藝區(qū)塊112，實施一退火步驟。接續(xù)進行該方法100的工藝區(qū)塊114， 移除該頂蓋層。接續(xù)進行該方法100的工藝區(qū)塊116，形成一金屬層于該阻擋層之上，填入 該構槽的剩余部分。接續(xù)進行該方法100的工藝區(qū)塊118，實施一化學機械研磨(CMP)工 藝。接下來所討論顯示一半導體裝置的各種不同的實施例，該半導體裝置是根據圖1所揭 示的方法100所制造的。
請參閱圖2A至圖2H，其顯示根據圖1所揭示的方法100所制造一半導體裝置200 在各階段的剖面示意圖。應注意的是，該半導體裝置200的部分可通過一 CMOS工藝制造。 有鑒于此，應了解的是在圖1的方法100之前、當中、或之后可提供額外的工藝步驟，并且一 些其他工藝步驟在此僅簡略地描述。應了解的是，圖2A至圖2H已經過簡化，為了清楚地使 能更了解本發(fā)明所揭示的發(fā)明概念。該半導體裝置200可通過一后high-k介電/金屬柵 極工藝所制造。在后high-k介電/金屬柵極工藝中，最初地形成一虛置介電層和虛置多晶 硅柵極結構，并且接續(xù)進行一典型的CMOS制造流程，直到沉積一層間介電層(ILD)。接著， 可移除該虛置介電層和虛置多晶硅柵極結構，并且取代以一 high-k柵極介電/金屬柵極結 構。在圖2A中，其顯示一半導體裝置200，接續(xù)實施一化學機械研磨法(CMP)和蝕刻 法于該層間介電層(ILD)，露出該虛置多晶硅柵極。該半導體裝置200包括一半導體基板 202，例如一硅基板。該基板202可替換地包括硅鍺、砷化鎵，或其他適合的半導體材料。該 基板202還可包括摻雜區(qū)域，例如一 P-型阱(P-well)和N-型阱(N_well)。該基板202還 可包括其他構造例如一阻擋層、和/或絕緣層上有硅(SOI)。在其他實施例中，該半導體基 板202可包括一摻雜的外延層、一漸層半導體層、和/或還可包括一半導體層位于另一具有 不同形態(tài)的半導體層之上，例如一硅層位于一硅鍺層之上。在其他范例中，一化合物半導體 基板可包括一多層硅結構或一硅基板可包括一多層化合物半導體結構。該半導體基板202還包括一隔離結構例如一淺溝槽隔離(STI)構造形成于該基板 202內，以隔離該基板的主動區(qū)域。另可替換地，該隔離結構可選擇性地包括一硅的局部氧 化(LOCOS)構造。該隔離結構可由氧化硅、氮化硅、氮氧化硅、氟摻雜硅酸鹽(FSG)、和/或 一 low-k介電材料。該主動區(qū)域可配置成η-型金屬-氧化物-半導體場效晶體管(也即 NM0SFET或NFET)以及ρ-型金屬-氧化物-半導體場效晶體管(也即PM0SFET或PFET)。 雖然在此僅示出一個柵極結構，應了解的是，該半導體裝置200可包括多個柵極結構對應 于多個NFET和PFET，分別包括短溝道晶體管和長溝道晶體管。形成柵極結構的方法步驟包括形成各種不同的材料層，以及蝕刻/圖案化這些各 式的材料層以形成一 PFET元件的柵極結構或一 NFET元件的柵極結構。在本實施例中，該半導體裝置200包括一虛置介電層206形成于該基板202上。該 虛置介電層206可包括一氧化物(例如形成熱氧化物或化學氧化物)。該虛置介電層206 可包括一厚度范圍介于10埃(A)至大約50埃(Α)。該虛置介電層206還可包括一虛置多 晶硅(或簡稱poly)層208，通過適當的工藝形成于該虛置介電層206之上。在其他實施 例中，一虛置非晶硅層可形成于該虛置介電層206之上。例如，可將硅烷(SiH4)、二硅烷 (Si2H6)、或二氯硅烷(SiC12H4)使用于化學氣相沉積(CVD)工藝中，以形成虛置多晶硅層
208。該虛置多晶硅層208可包括一厚度范圍從大約200埃(人)至大約2000埃(A)。該半導體裝置200還可包括一硬掩模層(未示出)形成于該虛置多晶硅層208 上。該硬掩模層可包括氮化硅、氮氧化硅、碳化硅、和/或其他適合的介電材料，并且通過一 方法形成，例如CVD或物理氣相沉積法(PVD或濺鍍法)。該硬掩模層可包括一厚度范圍從 大約100 A至大約400 A。另外，可將一抗氧化涂層或一底部抗反射涂層(BARC)用于輔助 黃光光刻工藝以圖案化一光致抗蝕劑層。例如，可將一圖案化光致抗蝕劑層(未示出)形成于該硬掩模層，該圖案化光致抗蝕劑層包括一柵極圖案。該柵極圖案可用于圖案化該硬 掩模層，通過干式蝕刻工藝或濕式蝕刻工藝。該圖案化硬掩模層可用于形成一柵極結構，通 過干式蝕刻、濕式蝕刻，或干式和濕式蝕刻的組合。因此，該柵極結構可包括一虛置介電層 206、一虛置多晶硅層208、及一硬掩模層。在完成柵極結構的形成步驟(例如柵極的蝕刻和圖案化步驟)之后，將該半導體 裝置200進行額外的CMP工藝，以形成該NFET元件和PFET元件的各種構造，如同先前技術 中所熟知。就其本身而論，上述各種構造在此僅簡單地描述。上述各種構造可包括輕摻雜 源極/漏極區(qū)域(η-型和ρ-型LDD)、側壁或柵極間隙子210、源極/漏極(S/D)區(qū)域、硅化 物構造、接觸蝕刻終止層(CESL)，以及一層間介電層(ILD) 220。應注意的是，可將應變結構 例如硅鍺(SiGe)和氮化硅(SiC)構造形成于各自的該NFET元件和PFET元件中，以促進及 提升這些元件的效能。該層間介電層(ILD) 220可包括一氧化物，其通過一高深寬比工藝(HARP)和/或 高密度等離子體(HDP)沉積工藝形成。該層間介電層(ILD) 220沉積填入位于相鄰柵極結 構之間的間隙。在此之后，實施一 CMP工藝和蝕刻工藝于該層間介電層(ILD)220上，直至 顯露出該虛置多晶硅柵極208。在圖2B中，將該柵極結構內的該虛置多晶硅柵極208及該柵極介電層206移除， 可通過干式蝕刻、濕式蝕刻、干式和濕式蝕刻的組合、或其他適合的工藝。移除該虛置柵極 208及該柵極介電層206可在一單一步驟的蝕刻工藝或多重步驟的蝕刻工藝中進行。例如， 可使用一第一濕式蝕刻工藝以移除該虛置多晶硅柵極208。該第一濕式蝕刻工藝可包括暴 露于含氫氧化物溶液(例如氫氧化銨)、雙氧水、和/或其他適合的溶液?？墒褂靡坏诙?式蝕刻工藝以移除該柵極介電層206。該第二濕式蝕刻工藝可包括暴露于緩沖HF溶液或緩 沖氧化蝕刻液(BOE)。該第二濕式蝕刻工藝可選擇性地移除該柵極介電層206，并且停止于 該基板202，由此形成一溝槽230于該柵極結構中。應了解的是，也可使用其他蝕刻化學藥 劑，以選擇性地移除該柵極介電層和該虛置多晶硅柵極。在圖2C中，形成一界面層232、一 high-k介電層234、和一阻擋層236，部分地填 入該溝槽230中。該界面層232可包括一氧化硅(SiO2)層(例如熱或化學氧化層)，具有 一厚度范圍從大約3入至大約20A?？商鎿Q地，該界面層232可選擇性地包括HfSiO或SiON， 通過原子層沉積法(ALD)、CVD、PVD、熱氧化和氮化、等離子體氧化和氮化、或上述方法的組 合形成。在一些實施例中，可將一 Hf膜形成于熱氧化層上，通過ALD、CVD、或PVD，并且接著 將其氧化通過熱02以形成HfSiO。在其他實施例中，可將一 Hf膜形成于熱氧化層上，通過 ALD、CVD、或PVD在一反應性的仏和H2O的氛圍中。該high-k介電層2；34可形成于該界面層232上。該high_k介電層2；34可通過 ALD、CVD、有機金屬化學氣相沉積法(MOCVD)、PVD、等離子體輔助化學氣相沉積法(PECVD)、 等離子體輔助原子層沉積法(PEALD)、熱氧化法、上述方法的任意組合、或其他適合的制法。 該high-k介電層2；34可具有一厚度范圍從大約5A至大約20入。該high-k介電層2；34可包 括一二元或三元high-k膜例如Η χ?？商鎿Q地，該high-k介電層234可選擇性地包括其 他 high-k 介電材料，例如 LaO,Al0,ZrO,Ti0,Ta2O5,Y2O3> SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、 HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Si，Ba) TiO3 (BST)、A1203、Si3O4、氮氧化 物、或其他適合的材料。
該阻擋層236可形成于該high-k介電層2；34上。該阻擋層236可包括TiN或 TaN，其具有厚度范圍從大約5A至大約20A。該阻擋層236的功能可做為一阻擋物以保護該 high-k介電層234。該阻擋層236可通過各種沉積技術形成，例如ALD、PVD、CVD、PECVD、或 其他適合的技術。將一頂蓋層240形成于該阻擋層236之上。該頂蓋層240的作用避免該界面層232 成長，以及在后續(xù)的退火工藝中避免該high-k介電層234和該阻擋層236劣化，上述退火 工藝將在下文中詳細描述。再者，在形成該high-k介電層之后，對于熱性有相當要求，以維 持較低的柵極漏電流。例如，該頂蓋層240可包括一非晶硅層。利用非晶硅可在大約低于 530°C的溫度下沉積。相對地，多晶硅典型地形成于高于590°C的溫度。該低溫沉積工藝允 許較佳的控制，以最小化氧擴散進入阻擋層236、high-k介電層234、和界面層232，而先于 頂蓋。另外，從high-k介電層的形成至頂蓋層的形成過程中，低壓和/或無氧環(huán)境為其他 阻礙氧擴散的因子。該非晶質硅層可通過PVD、CVD、ALD、及PECVD法形成。在其他實施例 中，該頂蓋層240可選擇性地由低溫氮化硅層構成，且通過ALD、00)、和PECVD形成。在一 些實施例中，該頂蓋層MO可選擇性地由低溫旋轉涂布介電層(例如旋轉涂布玻璃(S0G))、 高分子、及低熔點陶瓷構成。更有甚者，可選擇該頂蓋層240材料，使得在該頂蓋層240和 阻擋層236之間具有高的蝕刻選擇性，當后續(xù)移除該頂蓋層時，以較佳地控制后續(xù)工藝。在先進的技術節(jié)點例如32nm、22nm、及更進一步的節(jié)點中已觀察到，柵極長度可小 于觀歷，在一些情況下甚至小于22nm，并且該high-k介電層的厚度可小于2θΑ。有鑒于此， 該溝槽230的開口的尺寸大抵上等于該柵極長度的尺寸。因此，該頂蓋層MO的厚度小于 IOOA且在一些情況下甚至小于90A是非常重要的。上述頂蓋層MO的厚度將避免柵極封 住(gate seal)或完全地填入該溝槽230。因此，該頂蓋層240為順應性地形成于該阻擋層 236上。例如，低溫沉積的摻雜非晶質硅可輕易地形成一順應的頂蓋層。當移除該頂蓋層時， 上述實施例能允許較佳的蝕刻均勻性，此移除步驟將于下文中詳細討論。若該柵極(例如 短溝道元件)被該頂蓋層封住(例如非順應的頂蓋層)，將會有大的頂蓋層蝕刻負載效應， 相較于其他柵極(例如長溝道元件)其并未被該頂蓋層封住。有鑒于此，在該短溝道元件 中移除該頂蓋層會比在長溝道元件中移除頂蓋層更困難。通過運用一順應的頂蓋層在短溝 道元件和長溝道元件的所有柵極結構，由于蝕刻均勻性增加，可使移除該頂蓋層更加容易。在圖2D中，實施一退火工藝250于該半導體裝置200。該退火工藝250包括一快 速熱工藝(RTP)例如快速加熱退火(RTA)工藝于低于一秒鐘。所述RTA工藝實施在從大約 700°C至大約1000°C的溫度范圍中。在其他實施例中，該退火工藝250可選擇性地包括一閃 退火(flash anneal)或一激光退火持續(xù)時間為百萬分之一秒。該退火工藝250修復缺陷并 且改善該阻擋層236、high-k介電層234和界面層232之間的界面，其可改善元件的效能。 如同以上所強調，該頂蓋層240避免界面層232的成長并且避免該阻擋層236和high-k介 電層234在該退火工藝250中劣化。在圖2E中，在完成該退火工藝之后，實施一蝕刻工藝255以移除該頂蓋層MO。該 蝕刻工藝255可包括濕式蝕刻或干式蝕刻。例如，一濕式蝕刻可使用一蝕刻劑例如一含氫 氧化物溶液(例如氫氧化銨)、和/或本領域普通技術人員所知的其他適合的蝕刻劑溶液。 由于該頂蓋層240為順應性的，該蝕刻劑可輕易地抵達該溝槽230內的區(qū)域，并且因此可改 善蝕刻均勻性(相較于非順應的頂蓋層，其封住該柵極)。如同以上所強調，該阻擋層236的功能是作為一蝕刻終止層，基于該頂蓋層240和該阻擋層236之間具有高度的蝕刻選擇 性。在其他實施例中，一干式蝕刻可使用氣體的組合，適用于移除該頂蓋層對0。在完成該 蝕刻工藝255之后，可實施一選用的清洗工藝。圖2F顯示在完成移除該頂蓋層240的步驟 后該半導體裝置200的剖面示意圖。在圖2G中，可形成一金屬層沈0，以填入該構槽230的剩余部分。該金屬層260可 包括任何金屬，適用于形成一金屬柵極或其部分，包括功函數層、襯墊層、界面層、晶種層、 粘結層、阻擋層等。例如，一 P-型功函數金屬(P-metal)可形成于該阻擋層236上。該P-型 功函數金屬層可通過ALD、PVD、CVD、或其他適合的工藝形成。另可替換地，該P-型功函數 金屬層可選擇地包括其他適合的金屬，例如WN、TaN、或Ru，其適合用于PFET元件中。再者， 該P-型功函數金屬層可也包括多重金屬層結構，例如TiN/WN。在其他實施例中，一 N-型功函數金屬(N-metal)可形成于該阻擋層236上。該 N-型功函數金屬層可包括一 TiAl層。該N-型功函數金屬層可通過ALD、PVD、CVD、或其他 適合的工藝形成。另可替換地，該N-型功函數金屬層可選擇地包括其他適合的金屬，例如 Ti、Ag、Al、TiAlN, TaC, TaCN, TaSiN, Mn、或^ ，其適合用于NFET元件中。再者，一填充金屬 層可沉積于該功函數金屬層之上。例如，可沉積一鈦(Ti)層，其作用為一潤濕層(wetting layer)供后續(xù)的鋁(Al)填入。該鈦層可通過PVD或其他適合的工藝形成。一鋁層可形成于 該鈦層上，以填入該溝槽230的剩余部分。該鋁層的形成方式可通過CVD形成一第一鋁層， 并接著通過PVD形成一第二鋁層。另可替換地，該填充金屬可選擇地包括鎢(W)、銅(Cu)、 或其他適合的金屬材料。在圖2H中，可實施一 CMP工藝沈5于該半導體裝置，以移除位于該溝槽230外的 各層(high-k介電層234、阻擋層236、和金屬層沈0)。該CMP工藝265可具有高度選擇性， 提供一實質的平坦表面供柵極結構和ILD層220。有鑒于此，該金屬柵極可展現適當的P功 函數或N功函數。因此，由此可達到該PFET和NFET元件的所欲的起始電壓，而不會增加復 雜度。再者，該界面層232、high-k介電層234、和阻擋層236的品質和整合性得以維持，由 于這些層經歷較低的熱循環(huán)在一后形成high-k介電/金屬柵極工藝。應了解的是，該半導 體裝置200可進行更進一步的工藝以形成各種構造，例如電性接觸/導通孔、內連金屬層、 保護層等。本發(fā)明所揭示的上述各實施例可達成不同的優(yōu)點。應了解的是在此揭示的不同的 實施例提供多種不同的優(yōu)點，并且并未有某一特定的優(yōu)點需要所有的實施例。例如，本發(fā)明 所揭示的方法提供一簡單且具有低成本效益的方法，以形成high-k介電層和金屬柵極在 后形成柵極工藝中，其使用一虛置介電層和虛置多晶硅柵極。因此，由于該high-k介電層 經歷較低的熱工藝(例如施于該high-k介電層較低的熱循環(huán))，可以改善于最終元件中的 該high-k介電層的品質。此外，在此所揭示的方法和裝置利用一順應的頂蓋層，通過低溫 沉積工藝形成，其可改善在退火工藝中該界面層、high-k介電層、和阻擋層的品質，并且改 善在退火工藝后移除該頂蓋層的蝕刻工藝，如同先前所討論。上述優(yōu)點變得非常重要，對于 先進工藝節(jié)點中的微小構造，例如32nm、22nm、或更小的節(jié)點工藝。本發(fā)明雖以各種實施例揭示如上，然而其并非用以限定本發(fā)明的范圍，任何本領 域普通技術人員，在不脫離本發(fā)明的精神和范圍內，當可做些許的更改與潤飾。本發(fā)明的保 護范圍當視所附的權利要求所界定的范圍為準。
權利要求
1.一種高介電常數介電層和/或金屬柵極元件的制造方法，包括 提供一半導體基板；形成一柵極結構于該半導體基板之上，該柵極結構包括一虛置介電層及一虛置柵極設 置于該虛置介電層之上；自該柵極結構移除該虛置柵極和虛置介電層，由此形成一溝槽； 形成一界面層于該半導體基板上；形成一高介電常數介電層于該界面層之上，部分地填入該溝槽； 形成一阻擋層于該高介電常數介電層之上，部分地填入該溝槽； 形成一頂蓋層于該阻擋層之上，部分地填入該溝槽； 實施一退火工藝； 移除該頂蓋層；形成一金屬層于該阻擋層之上，且填入該溝槽的剩余部分；以及 實施一化學機械研磨法以移除該溝槽外部的各層。
2.如權利要求1所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該頂 蓋層具有一厚度不大于100埃。
3.如權利要求1所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該頂 蓋層形成于一溫度環(huán)境中低于約530°C。
4.如權利要求3所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該頂 蓋層包括一非晶硅層、一氮化硅層、以及一旋轉涂布介電層的其中之一。
5.如權利要求1所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該頂 蓋層為順應性地形成于該阻擋層之上。
6.如權利要求1所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該金 屬層包括一 P-型功函數金屬層和一 η-型功函數金屬層的其中之一。
7.如權利要求1所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該退 火工藝實施于一溫度范圍介于約700°C至約1000°C。
8.一種高介電常數介電層和/或金屬柵極元件的制造方法，包括 提供一半導體基板；形成一柵極結構于該半導體基板之上，該柵極結構包括一虛置介電層及一虛置柵極設 置于該虛置介電層之上；形成一層間介電層于該半導體基板和該柵極結構之上；實施一第一化學機械研磨法于該層間介電層，以露出該虛置柵極；自該柵極結構移除該虛置柵極和虛置介電層，由此形成一溝槽；形成一界面層位于該溝槽的一底部部分；形成一高介電常數介電層于該界面層之上，部分地填入該溝槽；形成一阻擋層于該高介電常數介電層之上，部分地填入該溝槽；形成一順應頂蓋層于該阻擋層之上；之后實施一退火工藝；移除該頂蓋層；形成一金屬層于該阻擋層之上，且填入該溝槽的剩余部分；以及實施一第二化學機械研磨法以移除該溝槽外部的各層，由此形成一金屬柵極。
9.如權利要求8所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該頂 蓋層形成于一溫度低于約530°C，以及一實質上無氧的環(huán)境中。
10.如權利要求8所述的高介電常數介電層和/或金屬柵極元件的制造方法，其中該溝 槽具有一開口低于約觀納米。
全文摘要
本發(fā)明提供一種高介電常數介電層和/或金屬柵極元件的制造方法，該方法包括提供一半導體基板；形成一柵極結構于該半導體基板之上，該柵極結構包括一虛置介電層及一虛置柵極設置于該虛置介電層之上；自該柵極結構移除該虛置柵極和虛置介電層，由此形成一溝槽；形成一界面層于該半導體基板上；形成一高介電常數介電層于該界面層之上，部分地填入該溝槽；形成一阻擋層于該高介電常數介電層之上，部分地填入該溝槽；形成一頂蓋層于該阻擋層之上，部分地填入該溝槽；實施一退火工藝；移除該頂蓋層；形成一金屬層于該阻擋層之上，且填入該溝槽的剩余部分；以及實施一化學機械研磨法以移除該溝槽外部的各層。本發(fā)明可改善最終元件中的high-k介電層的品質。
文檔編號H01L21/28GK102103994SQ20101015110
公開日2011年6月22日 申請日期2010年3月23日 優(yōu)先權日2009年12月16日
發(fā)明者于雄飛, 葉明熙, 李威養(yǎng), 李達元, 許光源 申請人:臺灣積體電路制造股份有限公司