分級架構(gòu)的ct探測器寄存器內(nèi)容傳輸方法和ct探測器的制造方法
【專利摘要】本發(fā)明涉及一種用于傳輸帶有分級的硬件架構(gòu)的CT-探測器的寄存器內(nèi)容的方法，其中第一層級通過控制單元構(gòu)成，其包括用于位于更低層分級的FPGA的被讀出的寄存器內(nèi)容的寄存器表和用于待寫入的寄存器內(nèi)容的中間寄存器，通過每一次新的讀取，將在分別的先前的讀取期間從中央控制器到達(dá)控制單元的對于位于更低分級的FPGA新的寄存器內(nèi)容傳送到下一個層級，通過每一次新的讀取，將所有位于更低層分級的FPGA的寄存器內(nèi)容更新地記錄在控制單元的寄存器表中，并且在由中央控制器非同步傳達(dá)讀出指令的情況下，僅僅從寄存器表中讀出所述寄存器內(nèi)容。另外本發(fā)明還涉及一種用于執(zhí)行該方法的CT-探測器。
【專利說明】分級架構(gòu)的CT探測器寄存器內(nèi)容傳輸方法和CT探測器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種用于在中央控制器和與其相連的帶有被稱為FPGA的可自由編程模塊的硬件組件之間傳輸帶有分級的硬件架構(gòu)的CT-探測器的寄存器內(nèi)容的方法，其中所述FPGA被劃分為至少兩個層級，并且在連續(xù)發(fā)生的CT-探測器的讀取期間循環(huán)地超過一個層級來執(zhí)行寄存器內(nèi)容的寫入過程和讀出過程，并且相對于讀取非同步地在中央控制器和FPGA的第一層級之間執(zhí)行寫入指令和讀出指令。
[0002]本發(fā)明另外還涉及CT-系統(tǒng)的CT-探測器，由中央控制單元通過寄存器內(nèi)容的寫入指令和讀出指令來控制該CT-探測器，其中所述CT-探測器具有大量帶有被稱為層級之間彼此相連的FPGA的可自由編程模塊的硬件組件，并且所述FPGA分別具有帶有寄存器內(nèi)容的寄存器。
【背景技術(shù)】
[0003]現(xiàn)有技術(shù)中普遍公知的CT-探測器具有多個帶有可自由編程模塊(=FPGA)的硬件組件。FPGA的不同信息(寄存器內(nèi)容)在運行中必須由外部中央控制器來寫入、讀取和評估。該中央控制器僅僅擁有到CT-探測器的通訊連接。因此必須在CT-探測器中實現(xiàn)FPGA之間的內(nèi)部連接路徑，經(jīng)過所述連接路徑，中央控制器可以在任何時間訪問所有寄存器。在此所述中央控制器以CT-探測器的固定反應(yīng)時間為前提。因為用于寄存器訪問的內(nèi)部連接在單獨的FPGA上長度不同，并且部分地?zé)o法直接訪問相應(yīng)的寄存器，對于不同寄存器的反應(yīng)時間也取決于其層級而變化。在此由中央控制器所要求的最大反應(yīng)時間部分地?zé)o法被遵守。
[0004]在此以“讀取”方式進(jìn)行兩個層級之間的數(shù)據(jù)傳輸，相應(yīng)于CT-探測器的一般時序行為(Timingverhalten)。由此為了克服每個層級需要分別的讀取的持續(xù)時間(測量輻射的探測器元件的集成時間和讀出時間)。為了從層級上相距遙遠(yuǎn)的FPGA到達(dá)寄存器，需要相應(yīng)的數(shù)倍讀取時間。
[0005]對此并行地在CT-探測器有內(nèi)部的控制流程，其同樣地同時評估其它FPGA的寄存器內(nèi)容。為此必須始終集中地和直接地提供所有FPGA的最新的寄存器值。另外的要求是寄存器在多個并行工作的HW-組件中的同步應(yīng)用。該“廣播”訪問應(yīng)該由中央控制器僅通過寄存器訪問實現(xiàn)。
[0006]在公知的CT-探測器中，中央控制器必須撤銷多個更新命令，直至所希望的寄存器的內(nèi)容能夠在必要時向下經(jīng)過多個層級應(yīng)答并且往回傳輸，直至可供使用。借助該方案僅能艱難和緩慢地訪問CT-探測器中的所有寄存器。另外該做法非常容易出錯，因為為了內(nèi)部控制流程，要將單獨寄存器值添加到既有的數(shù)據(jù)傳輸段落上，以便快速和同步地達(dá)到所需要的寄存器內(nèi)容。
[0007]借助現(xiàn)有技術(shù)中的探測器對于層級相距遙遠(yuǎn)的FPGA的直接訪問是不可能的。在這里訪問必須成本過高地經(jīng)過寄存器組開始。該事實顯著減小了用于對這樣的FPGA進(jìn)行訪問的帶寬。另外其使得控制復(fù)雜化，因為在這里始終需要更多的訪問，直至可以對寄存器寫入或讀取。然而中央控制器的寫入請求或讀取請求應(yīng)該能夠立刻被處理。
【發(fā)明內(nèi)容】

[0008]本發(fā)明因此要解決的技術(shù)問題是，發(fā)現(xiàn)一種用于在中央控制器和與其相連的硬件組件之間傳輸CT-探測器的分級相連的FPGA的寄存器內(nèi)容的方法，其實現(xiàn)了 FPGA的寄存器內(nèi)容的時間上優(yōu)化的訪問。相應(yīng)地本發(fā)明還要解決的技術(shù)問題是，發(fā)現(xiàn)一種改進(jìn)的CT-系統(tǒng)的CT-探測器，在所述探測器中通過FPGA的寄存器內(nèi)容的寫入指令和讀出指令控制中央控制單元。
[0009]該技術(shù)問題通過具有本發(fā)明技術(shù)特征的解決方案來解決。本發(fā)明還具有優(yōu)選的改
進(jìn)方案。
[0010]發(fā)明人意識到，通過在CT-探測器的控制-FPGA中引入中央寄存器管理能夠解決上面描述的問題。所述控制-FPGA擁有到中央控制器的直接物理連接。因此，它是在來自中央控制器的讀取請求或?qū)懭胝埱髸r的第一聯(lián)絡(luò)對象(Ansprechpartner )。
[0011]在控制-FPGA中的中央寄存器管理在此如此被實施，即在表中內(nèi)部保存所有位于CT-探測器中的寄存器的完整圖像。為此，其不斷地通過分離的高速連接自動地獲取所有FPGA的最新寄存器內(nèi)容，并且由此可以始終保證在控制-FPGA中有最新的寄存器值。如果現(xiàn)在從中央控制器中發(fā)出讀取請求，這個請求可以立刻借助源自寄存器表中存儲的寄存器圖像的最新的值來操作。在寫入請求的情況下，待寫入值由中間寄存器中的控制FPGA接受并且直接簽收。循環(huán)地工作的例行程序?qū)⒃醋灾虚g寄存器的待寫入的值經(jīng)過內(nèi)部連接自動地分配到正確的FPGA。
[0012]為了向外唯一地應(yīng)答各自的FPGA的寄存器地址，中央寄存器管理為每個FPGA分配特定的“地址偏移”。也即是說，所有CT-探測器-寄存器彼此之間存在于線性定址中?，F(xiàn)可以將單獨的FPGA的寄存器直接定址。也即是說所有寄存器都可以僅僅借助一個訪問被寫入或被讀取。在此完全取消了帶有升級命令的復(fù)雜的處理和寄存器組。
[0013]為了同時和同步地訪問多個FPGA-寄存器，可以設(shè)置額外的“廣播”地址區(qū)域以供使用。然后如果在該地址區(qū)域?qū)懭?，寄存器管理模組自動地將該寫入指令與讀取同步地分配給所有被涉及的FPGA。
[0014]概括而言這意味著，為了能直接提供在分級上彼此連接的FPGA的盡可能最新的寄存器內(nèi)容而在最高層級層面(例如在控制單元或控制-FPGA中)維持一個表(寄存器表)，在該表中位于更低分級的FPGA的所有寄存器內(nèi)容被鏡像。此外相應(yīng)于在CT-探測器中的兩個分級的層面之間的數(shù)據(jù)傳輸循環(huán)，所述數(shù)據(jù)傳輸循環(huán)與探測器的集成循環(huán)和讀出循環(huán)(讀取)被同步化，每次讀取將位于更低一個層面的FPGA的寄存器內(nèi)容逐步地分別向上一個層級傳輸，并且一旦抵達(dá)最高層級就記錄在寄存器表中。隨之會實現(xiàn)，在最高層級分別存在有寄存器表的盡可能最新的寄存器內(nèi)容。該寄存器表可以非同步地由中央控制單元讀出，并且隨之沒有延遲地供使用。
[0015]如果在CT-探測器中實現(xiàn)了超過兩個FPGA的層級層面，則額外建議，將中間寄存器表添加到介于最高和最低層級之間的FPGA，從而在那里每次所有位于更低分級并且與分別的FPGA相連的FPGA的所有寄存器內(nèi)容被鏡像。以該方式然后使得每次讀取時，寄存器內(nèi)容分別向上一個層級被傳輸，從而在寄存器表中分別存在所有FPGA的寄存器內(nèi)容,其中源自第η級層級的FPGA的寄存器內(nèi)容具有η次讀取的變更(Alter)。[0016]額外地根據(jù)相應(yīng)顛倒的圖解將FPGA中新的待寫入的寄存器內(nèi)容經(jīng)過分級層級由高到低地分配，其中當(dāng)然不是每次將所有存在的寄存器內(nèi)容，而是僅僅將實際待寫入的寄存器內(nèi)容在讀取循環(huán)中由上往下地傳輸。相應(yīng)地對于位于更低層分級的寄存器內(nèi)容僅提供存儲空間，在其中僅僅能夠暫存帶有相應(yīng)的寄存器地址的待寫入的寄存器內(nèi)容。
[0017]相應(yīng)于上面所描述的本發(fā)明的基本思路，由發(fā)明人建議一種用于在中央控制器和與其相連的分別帶有至少一個被稱為FPGA的可自由編程模塊的硬件組件之間傳輸帶有分級的硬件架構(gòu)的CT-探測器的寄存器內(nèi)容的方法，其中所述FPGA被劃分為至少兩個層級，并且在連續(xù)發(fā)生的CT-探測器的讀取期間循環(huán)地經(jīng)由超過一個層級執(zhí)行寄存器內(nèi)容的寫入過程和讀出過程，并且相對于讀取非同步地在中央控制器和FPGA的第一層級之間執(zhí)行寫入指令和讀出指令，其中根據(jù)本發(fā)明:
[0018]-所述第一層級通過控制單元構(gòu)成，其包括用于位于更低層分級的FPGA被讀出的寄存器內(nèi)容的寄存器表和用于待與入的寄存器內(nèi)容的寄存器，
[0019]-通過每一次新的讀取，將在分別的先前的讀取期間從中央控制器到達(dá)控制單元的對于位于更低分級的FPGA的新的寄存器內(nèi)容傳送到下一個層級，
[0020]-通過每一次新的讀取，將所有位于更低層分級的FPGA的寄存器內(nèi)容更新地記錄在控制單元的寄存器表中，并且
[0021]-在由中央控制器非同步傳達(dá)讀出指令的情況下，僅僅從寄存器表中讀出所述寄存器內(nèi)容。
[0022]通過根據(jù)本發(fā)明的方法考慮了，在可非同步訪問的探測器的配件中保存所有位于更低分級的FPGA的所有最大程度的最新的寄存器內(nèi)容，而不必在請求時首先越過多次讀取將請求指令經(jīng)過層級層面?zhèn)魉秃腿缓髮⑺埱蟮募拇嫫鲀?nèi)容艱難地逐步地在分級上向上傳輸。如此產(chǎn)生了反應(yīng)時間的大幅收益。
[0023]發(fā)明人另外還對于分級復(fù)雜的CT-探測器的結(jié)構(gòu)的情況建議:
[0024]-將FPGA至少劃分為三個層級，其中至少有一個介于第一層級和最后層級之間的中間層級，
[0025]-在所述至少一個中間層級中，在分別的至少一個中間寄存器上寫入分別位于更低層分級的FPGA的寄存器內(nèi)容，并且每次讀取時被傳輸?shù)较乱粋€更低的層級，和另外
[0026]-在分別的中間寄存器表中，每次讀取時重新記錄位于更低分級的FPGA的讀出的寄存器內(nèi)容，并且每次讀取時傳輸?shù)较乱粋€更高的層級。
[0027]還具有優(yōu)勢的是，在每次讀取期間分別進(jìn)行毗鄰的層級的寄存器內(nèi)容的雙向傳輸。
[0028]另外在每個寄存器表中應(yīng)該將所有相連的并且位于更低層分級的FPGA的寄存器內(nèi)容進(jìn)行備份，并且在超過兩個層級的情況下也在每個中間寄存器表中備份所有相連的并且位于更低層分級的FPGA的寄存器內(nèi)容。
[0029]除了根據(jù)本發(fā)明的方法以外發(fā)明人還建議CT-系統(tǒng)的CT-探測器的改進(jìn)，其由中央控制單元通過寄存器內(nèi)容的寫入指令和讀出指令來控制，其中所述CT-探測器具有大量帶有層級彼此之間相連的被稱為FPGA的可自由編程模塊的硬件組件，并且所述FPGA分別具有帶有寄存器內(nèi)容的寄存器。所述根據(jù)本發(fā)明的改進(jìn)在于，在第一層級中設(shè)置至少一個控制單元，其具有用于位于更低層分級的FPGA被讀出的寄存器內(nèi)容的寄存器表和用于待與入的寄存器內(nèi)容的寄存器。
[0030]CT-探測器的擴(kuò)展可以具有優(yōu)勢在于，設(shè)置至少一種工具，借助其在運行中使得通過每一次新的CT-探測器的讀取，將在分別的先前的讀取期間從中央控制器到達(dá)控制單元的對于位于更低分級的FPGA新的寄存器內(nèi)容傳送到下一個更低的層級。
[0031]具體地可以在該步驟中給出，功能上定義的工具例如由相應(yīng)的軟件組成，所述軟件在CT-探測器的運行中執(zhí)行所要求的功能。替代地，如其在FPGA中典型的一樣，當(dāng)然也可以通過固定連線的電路來實施這樣的編程。
[0032]另外還建議，存在至少一種裝備，借助其通過每一次新的讀取，將所有位于更低層分級的FPGA的寄存器內(nèi)容更新地記錄在控制單元的寄存器表中。
[0033]此外還建議，設(shè)置至少一種工具，借助其在由中央控制器非同步傳達(dá)讀出指令的情況下，僅僅從控制單元的寄存器表中讀出寄存器內(nèi)容。
[0034]對于分級復(fù)雜的CT-探測器的結(jié)構(gòu)的情況發(fā)明人另外還建議:
[0035]-所述FPGA被至少劃分為三個層級，其中至少有一個介于第一和最后層級之間的中間層級， [0036]-在所述至少一個中間層級中，在至少一個FPGA中設(shè)置了至少一個用于分別位于更低層分級的FPGA的寄存器內(nèi)容的中間寄存器，并且
[0037]-在所述至少一個中間層級中，在至少一個FPGA中存儲了至少一個用于位于更低分級的FPGA的被讀出的寄存器內(nèi)容的中間寄存器表。
[0038]通過該構(gòu)造在中間層級，也就是在除了第一和最后一級以外的所有分級層級，保持中間寄存器表和中間寄存器，在其中分別將源自于在分級上更低布置的FPGA的或者說待寫入的寄存器內(nèi)容暫存，以便它們借助分別的下一次讀取可以被傳輸?shù)较乱粋€層級。
[0039]還具有優(yōu)勢的是，在每個寄存器表中備份有所有相連的并且位于更低層分級的FPGA的寄存器內(nèi)容，并且另外在每個中間寄存器表中備份有所有相連的并且位于更低層分級的FPGA的寄存器內(nèi)容。
【專利附圖】

【附圖說明】
[0040]以下結(jié)合優(yōu)選實施例借助附圖更進(jìn)一步闡述本發(fā)明，其中僅僅示出便于理解本發(fā)明的必需的技術(shù)特征。以下附圖標(biāo)記被使用:1:CT-系統(tǒng)；2:X射線發(fā)射器；3:探測器；4:X射線發(fā)射器；5:探測器；5.1:控制-FPGA ；5.1.1:寄存器表；5.1.2:寄存器；5.2.1-5.2.η ；5.3.1-5.3.m:位于低一個層級的 FPGA ;5.2.2.1-5.2.3.1:中間寄存器表；5.2.2.2，5.2.3.2:中間寄存器；6:機(jī)架外殼；7:患者；8:患者臥榻；9:系統(tǒng)軸；10:控制和計算單元AE1-DEk:探測器元件；DMAR:控制和操控電路板；SBPLh:信號背板高(Signalback plane high) !SBPL1:信號背板低！MBPL1-MBPLm:模組背板！Prg1-Prgn:計算機(jī)程序；R:寄存器；ZM:中央寄存器管理；1、I1、II1:層級。
[0041]其中:
[0042]圖1表示帶有根據(jù)本發(fā)明的CT-探測器的CT-系統(tǒng)，
[0043]圖2表示帶有在兩個層級I到II分級布置的FPGA的CT-探測器，
[0044]圖3表示帶有在三個層級I到III分級布置的FPGA的CT-探測器，和
[0045]圖4表示帶有按照圖3的關(guān)于硬件組件劃分的分級架構(gòu)的CT-探測器【具體實施方式】
[0046]圖1示出CT-系統(tǒng)1，具有公知的結(jié)構(gòu)，由機(jī)架外殼6、位于其中的機(jī)架、在其上的一個或多個(在這里是兩個)CT-探測器3和5以及兩個分別與CT-探測器相對布置的X射線發(fā)射器2和4組成。另外圖1還示出患者臥榻8，在其上可以布置有患者7，以便為了通過測量場掃描而在旋轉(zhuǎn)的發(fā)射器/探測器-系統(tǒng)之間移動。
[0047]CT-系統(tǒng)通過計算和控制單元10來控制，其也承擔(dān)對于CT-探測器的中央控制的任務(wù)。關(guān)于CT-系統(tǒng)1，為了說明CT-探測器根據(jù)本發(fā)明的結(jié)構(gòu)，給出了由32行的CT-探測器5的象征性的剖視圖。在此CT-探測器的結(jié)構(gòu)對應(yīng)于下面以圖3和4準(zhǔn)確描述的根據(jù)本發(fā)明的CT-探測器的架構(gòu)。
[0048]如同之前闡述的本發(fā)明的核心在于，將位于更低分級的并不可直接聯(lián)絡(luò)的FPGA的寄存器在最高的層級層面鏡像并且持續(xù)更新，從而可以由中央控制器在任何時間并且不必注意循環(huán)讀取地進(jìn)行對于所鏡像的寄存器內(nèi)容的訪問。為此可以將對應(yīng)于中央控制器和FPGA的編程的程序Prg1-Prgn作為工具來設(shè)計。
[0049]在圖2中圖示性示出了根據(jù)本發(fā)明布置的CT-探測器5。所述CT-探測器5通過通訊連接與中央控制器10相連，經(jīng)過所述連接一方面可以將待寫入的寄存器內(nèi)容由中央控制器10傳輸?shù)教綔y器5，另一方面可以請求在探測器中分級地通過其它通訊連接進(jìn)行通信的FPGA的寄存器內(nèi)容。在這里示出的實施中，CT-探測器5具有兩個層級I和II，其中第一最高層級I通過控制-FPGA5.1構(gòu)成。該控制-FPGA5.1根據(jù)本發(fā)明具有帶有用于鏡像所有位于更低層級的FPGA的寄存器表5.1.1和用于暫存寄存器內(nèi)容的寄存器5.1.2的中央寄存器管理ZM，所述寄存器內(nèi)容的值通過中央控制器單元被傳輸?shù)娇刂?FPGA5.1，以便記錄在更低層級的FPGA的寄存器中。
[0050]如果控制-FPGA5.1從中央控制器獲得新的待寫入的寄存器內(nèi)容，則這些內(nèi)容將在寄存器5.1.2中直至下一次讀取前被暫存，并且然后借助下一次讀取循環(huán)被傳輸?shù)较乱粋€層級的定址的FPGA，并且在那里被寫入到寄存器。
[0051]如果控制-FPGA5.1獲得關(guān)于在分級上位于更低一級的FPGA5.2.1至5.2.η的諸多寄存器R中的一個的最新寄存器內(nèi)容的請求，則不必單獨取得該寄存器內(nèi)容，而是可以直接從寄存器表5.1.1中提取。以此方式實現(xiàn)了對于分級聯(lián)接的FPGA的寄存器內(nèi)容的極其快速的外部訪問。
[0052]在廣泛的帶有三個或更多層級的分級的情況下，需要額外提供用于待傳輸?shù)募拇嫫鲀?nèi)容的暫存可能性。示例性的帶有三個層級的CT-探測器的實施在圖3示出。原則上所述視圖對應(yīng)于圖2，然而在FPGA5.2.1至5.2.4之外還額外存在FPGA5.3.1至5.3.m，其構(gòu)成第三層級III并且分別通過通訊線路與FPGA5.2.2和5.2.3中的一個相連。一個非最終分級的層級的與其它更低層級的FPGA通信的每一個FPGA (在這里是5.2.2和5.2.3)額外具有中間寄存器表5.2.2.1或5.2.3.1和中間寄存器5.2.2.2或5.2.3.2。
[0053]通過此種配置的CT-探測器現(xiàn)可以借助位于非最終分級的層級的FPGA中的中間寄存器表包括相應(yīng)實施的編程逐步地和借助讀取連續(xù)地將在分級中布置在上面的寄存器表持續(xù)更新，從而對于所有(也包括分級相距較遠(yuǎn)的)FPGA的寄存器內(nèi)容可以專門地由中央控制器請求，而不必須首先將讀出指令通過多次讀取“向下”傳輸，然后將所請求的寄存器內(nèi)容“向上”傳輸。在請求寄存器內(nèi)容時的時間響應(yīng)由此被顯著加速。
[0054]圖4將源自圖3的根據(jù)本發(fā)明的CT-探測器的示例性的硬件側(cè)的架構(gòu)再一次以詳盡的硬件組件的視圖示出。探測器5在其硬件側(cè)的結(jié)構(gòu)中具有控制和操控電路板DMAR，在其中有帶有中央寄存器管理ZM (表示第一層級)的控制-FPGA5.1和來自第二層級的兩個另外的FPGA5.2.1和5.2.4。另外兩個所謂的“信號背板” SBPLh和SBPL1,(角標(biāo)h和I表示高和低)直接通過數(shù)據(jù)線路與控制和操控電路板DMAR相連，其中每個信號背板表示一個自己的硬件組件。每個信號背板SBPLh和SBPL1又在分級上與多個(在這里是六個)模組背板MBPL1至MBPL6或者M(jìn)BPL7至MBPLm數(shù)據(jù)技術(shù)地相連。在此每個模組背板MBPL1至MBPLm分別集成了 FPGA5.3.1至5.3.m。出于清晰性的原因，在該附圖中將單獨FPGA的內(nèi)部結(jié)構(gòu)不再具體地配備附圖標(biāo)記，而是僅僅繪圖地顯示。然而其對應(yīng)于圖3中的FPGA的結(jié)構(gòu)。
[0055]還要補(bǔ)充的是在探測器5的底部示出一系列探測器元件DE1至DEk。對此指出，在這上面示出的硬件架構(gòu)不是用于探測器元件的讀出而是用于控制。在文章中所描寫的寄存器內(nèi)容的讀出僅涉及到CT-探測器的控制而不傳輸劑量信息。所述源自探測器元件的劑量數(shù)據(jù)的讀出通過單獨的、在這里未示出的數(shù)據(jù)路徑進(jìn)行。
[0056]總的說來本發(fā)明建議了一種用于傳輸帶有分級的硬件架構(gòu)的CT-探測器的寄存器內(nèi)容的方法和一種這樣的CT-探測器，其中第一層級通過控制單元構(gòu)成，其包括用于位于更低層分級的FPGA被讀出的寄存器內(nèi)容的寄存器表和用于待寫入的寄存器內(nèi)容的中間寄存器，通過每一次新的讀取，將在分別的先前的讀取期間從中央控制器到達(dá)控制單元的對于位于更低分級的FPGA的新的寄存器內(nèi)容傳送到下一個層級，通過每一次新的讀取，將所有位于更低層分級的FPGA的寄存器內(nèi)容更新地記錄在控制單元的寄存器表中，并且在由中央控制器非同步傳達(dá)讀出指令的情況下，僅僅從寄存器表中讀出所述寄存器內(nèi)容。
[0057]盡管本發(fā)明通過優(yōu)選的實施例在細(xì)節(jié)上具體地被描述，但本發(fā)明并不被所公開的示例所限制。其它變體也可以由專業(yè)技術(shù)人員由此推導(dǎo)出來，而不脫離本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種用于在中央控制器(10)和與其相連的分別帶有至少一個被稱為FPGA (5.1;5.2.1-5.2.η)的可自由編程模塊的硬件組件之間傳輸帶有分級的硬件架構(gòu)的CT-探測器(5)的寄存器內(nèi)容的方法，其中所述FPGA (5.1 ；5.2.1-5.2.η)被劃分為至少兩個層級(I，II)，并且在連續(xù)發(fā)生的CT-探測器(5)的讀取期間，循環(huán)地超過一個層級執(zhí)行寄存器內(nèi)容的寫入過程和讀出過程，并且相對于讀取非同步地在中央控制器(10)和FPGA (5.1 ；5.2.1-5.2.η)的第一層級(I)之間執(zhí)行寫入指令和讀出指令，其特征在于: .1.1所述第一層級(I)通過控制單元(5.1)構(gòu)成，其包括用于位于更低層分級的FPGA(5.2.1-5.2.η)的被讀出的寄存器內(nèi)容的寄存器表(5.1.1)和用于待寫入的寄存器內(nèi)容的寄存器(5.1.2)， .1.2通過每一次新的讀取，將在分別的先前的讀取期間從中央控制器(10)到達(dá)控制單元(5.1)的對于位于更低分級的FPGA (5.2.1_5.2.η)新的寄存器內(nèi)容傳送到下一個層級(II)， .1.3通過每一次新的讀取，將所有位于更低層分級的FPGA (5.2.1-5.2.η)的寄存器內(nèi)容更新地記錄在控制單元(5.1)的寄存器表(5.1.1)中，并且 .1.4在由中央控制器(10)非同步傳達(dá)讀出指令的情況下，僅僅從寄存器表(5.1.1)中讀出所述寄存器內(nèi)容。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于: .2.1 所述 FPGA (5.2.1-5.2.η，5.3.1-5.3.m)被至少劃分為三個層級(I，II，III)，其中至少有一個介于第一和最后層級之間的中間層級(II )， .2.2在所述至少一個中間層級(II)中，在分別的至少一個中間寄存器上寫入分別位于更低層分級的FPGA (5.3.1-5.3.m)的寄存器內(nèi)容，并且每次讀取時被傳輸?shù)较乱粋€更低的層級(III)，和另外 .2.3在分別的中間寄存器表(5.2.2.1,5.2.3.1)中，在每次讀取時重新記錄位于更低分級的FPGA (5.3.1-5.3.m)的讀出的寄存器內(nèi)容，并且每次讀取時傳輸?shù)较乱粋€更高的層級(II)。
3.根據(jù)上述權(quán)利要求1或2所述的方法，其特征在于，在每次讀取期間分別進(jìn)行毗鄰的層級(I，II，III)的寄存器內(nèi)容的雙向傳輸。
4.根據(jù)上述權(quán)利要求1至3中任一項所述的方法，其特征在于，在每個寄存器表(5.1.1)中備份有所有相連的并且位于更低層分級的FPGA (5.2.1-5.2.n，5.3.1-5.3.m)的寄存器內(nèi)容。
5.根據(jù)上述權(quán)利要求2至4中任一項所述的方法，其特征在于，在每個中間寄存器表(5.2.2.1,5.2.3.1)中備份有所有相連的并且位于更低層分級的FPGA (5.3.1-5.3.m)的寄存器內(nèi)容。
6.一種CT-系統(tǒng)(I)的CT-探測器(5)，由中央控制單元(10)通過寄存器內(nèi)容的寫入指令和讀出指令來控制，其中所述CT-探測器(5)具有大量帶有彼此分層地相連的被稱為FPGA (5.1 ；5.2.1-5.2.η ；5.3.1-5.3.m)的可自由編程模塊的硬件組件(DMAR, SBPLh, SBPL1, MBPL1-MBPLm),并且所述 FPGA (5.1 ；5.2.1-5.2.n ；5.3.1-5.3.m)分別具有帶有寄存器內(nèi)容的寄存器(R)，其特征在于: .6.1在第一層級(I)中設(shè)置至少一個控制單元(5.1)，其具有用于位于更低層分級的FPGA (5.2.1-5.2.η)的被讀出的寄存器內(nèi)容的寄存器表(5.1.1)和用于待寫入的寄存器內(nèi)容的寄存器(5.1.2)。
7.根據(jù)權(quán)利要求6所述的CT-探測器(5)，其特征在于，設(shè)置至少一種工具，借助其在運行中使得通過每一次新的CT-探測器(5)的讀取，將在分別的先前的讀取期間從中央控制器(10)到達(dá)控制單元(5.1)的對于位于更低分級的FPGA (5.2.1-5.2.η)新的寄存器內(nèi)容傳送到下一個更低的層級(II)。
8.根據(jù)權(quán)利要求6或7所述的CT-探測器(5)，其特征在于，設(shè)置至少一種工具，借助其使得通過每一次新的讀取，將所有位于更低層分級的FPGA (5.2.1-5.2.η)的寄存器內(nèi)容更新地記錄在控制單元(5.1)的寄存器表(5.1.1)中。
9.根據(jù)權(quán)利要求6至8中任一項所述的CT-探測器(5)，其特征在于，設(shè)置至少一種工具，借助其使得在由中央控制器(10)非同步傳達(dá)讀出指令的情況下，僅僅從控制單元(5.1)的寄存器表(5.1.1)中讀出所述寄存器內(nèi)容。
10.根據(jù)權(quán)利要求6至9中任一項所述的CT-探測器(5)，其特征在于:
10.1 所述 FPGA (5.2.1-5.2.n, 5.3.1_5.3.m)被至少劃分為三個層級(I，II，III)，其中至少有一個介于第一和最后層級之間的中間層級(II)， 10.2在所述至少一個中間層級(II)中，在至少一個FPGA (5.2.2，5.2.3)中設(shè)置了至少一個用于分 別位于更低層分級的FPGA (5.3.1-5.3.m)的寄存器內(nèi)容的中間寄存器(5.2.2.2,5.2.3.2)，并且 10.3在所述至少一個中間層級(II)中，在至少一個FPGA (5.2.2,5.2.3)中存儲了至少一個用于位于更低分級的FPGA (5.3.1-5.3.m)的被讀出的寄存器內(nèi)容的中間寄存器表(5.2.2.1, 5.2.3.1)。
11.根據(jù)權(quán)利要求6至10中任一項所述的CT-探測器(5)，其特征在于，在每個寄存器表(5.1.1)中備份了所有相連的并且位于更低分級的FPGA (5.2.1-5.2.η，5.3.1-5.3.m)的寄存器內(nèi)容。
12.根據(jù)權(quán)利要求10或11中任一項所述的CT-探測器(5)，其特征在于，在每個中間寄存器表(5.2.2.1,5.2.3.1)中備份了所有相連的并且位于更低分級的FPGA (5.3.1-5.3.m)的寄存器內(nèi)容。
【文檔編號】A61B6/03GK103995687SQ201410053963
【公開日】2014年8月20日 申請日期:2014年2月18日 優(yōu)先權(quán)日:2013年2月18日
【發(fā)明者】K.蓋斯林格, A.格拉夫, E.戈茨, S.哈特曼 申請人:西門子公司