專利名稱：數(shù)據(jù)驅(qū)動器的制作方法
背景技術(shù)：
本發(fā)明涉及一種裝在液晶面板、等離子體顯示面板等顯示裝置上的數(shù)據(jù)驅(qū)動器。特別涉及一種有關(guān)確保時(shí)鐘與數(shù)據(jù)間的設(shè)定時(shí)間及保持時(shí)間的容限(margin)的技術(shù)。
背景技術(shù)：
根據(jù)現(xiàn)有技術(shù)，沿液晶面板的水平邊布置了多個(gè)數(shù)據(jù)驅(qū)動器芯片，在每一個(gè)芯片之間設(shè)有一條時(shí)鐘線和多條數(shù)據(jù)線。這些數(shù)據(jù)驅(qū)動器中的每一個(gè)數(shù)據(jù)驅(qū)動器，都接收一個(gè)時(shí)鐘輸入和多個(gè)數(shù)據(jù)輸入，將所需要的數(shù)據(jù)電壓輸出給液晶顯示部分，還將一個(gè)時(shí)鐘輸出和多個(gè)數(shù)據(jù)輸出施加給相鄰的數(shù)據(jù)驅(qū)動器(參考專利文獻(xiàn)1)。
以下稱為實(shí)現(xiàn)低成本化而將眾人所知的COG(Chip On Glass)技術(shù)應(yīng)用到液晶面板上這一方式為串聯(lián)COG方式。
專利文獻(xiàn)1特開平11-194748號公報(bào)隨著液晶面板的狹額緣化，對數(shù)據(jù)驅(qū)動器的芯片尺寸的限制越來越強(qiáng)烈；隨著液晶面板的高精細(xì)化，就要求實(shí)現(xiàn)高速的數(shù)據(jù)驅(qū)動器。然而，在現(xiàn)有的串聯(lián)COG方式的液晶面板下，在在數(shù)據(jù)驅(qū)動器間傳送時(shí)鐘和數(shù)據(jù)的過程中，時(shí)鐘和數(shù)據(jù)之間的時(shí)刻的偏移不斷地積累而增大。若為實(shí)現(xiàn)高精細(xì)化而增大時(shí)鐘輸入的頻率，這一問題就會更加嚴(yán)重。也嘗試過通過在各個(gè)數(shù)據(jù)驅(qū)動器中內(nèi)裝上PLL(Phase-Locked Loop)電路這一做法來解決上述課題，但數(shù)據(jù)驅(qū)動器的電路規(guī)模卻增大了。

發(fā)明內(nèi)容
本發(fā)明的目的，在于提供一種在串聯(lián)COG方式的用于液晶面板的數(shù)據(jù)驅(qū)動器中，能夠一直確保時(shí)鐘和數(shù)據(jù)間的設(shè)定時(shí)間及保持時(shí)間的容限這樣的技術(shù)。
為達(dá)成上述目的，本發(fā)明是這樣的，借助簡單的電路結(jié)構(gòu)來調(diào)整流過反相器的電流，以便將時(shí)鐘的占空比調(diào)整在所希望的值上。
具體而言，本發(fā)明所涉及的數(shù)據(jù)驅(qū)動器，為擁有一個(gè)時(shí)鐘輸入、一個(gè)時(shí)鐘輸出、多個(gè)數(shù)據(jù)輸入及多個(gè)數(shù)據(jù)輸出的顯示裝置用數(shù)據(jù)驅(qū)動器，在該數(shù)據(jù)驅(qū)動器中，采用了下述的反相器鏈、平滑電路、比較器及鎖存元件。也就是說，反相器鏈，擁有相互串聯(lián)在一起的多個(gè)反相器、接在這多個(gè)反相器中之一個(gè)反相器的電源一側(cè)的第1電流源、接在這多個(gè)反相器中之一個(gè)反相器的接地一側(cè)的第2電流源。多個(gè)反相器中的初級反相器接收時(shí)鐘輸入，且多個(gè)反相器中的最后一級反相器提供時(shí)鐘輸出。平滑電路提供將時(shí)鐘輸出平滑化以后而得到的平均電壓。比較器，對平均電壓和基準(zhǔn)電壓進(jìn)行比較，且在平均電壓小于基準(zhǔn)電壓的情況下提供用以控制第1電流源的電流量以便讓時(shí)鐘輸出的占空此變大的第1控制電壓；且在平均電壓大于基準(zhǔn)電壓的情況下提供用以控制第2電流源的電流量以便讓時(shí)鐘輸出的占空比變小的第2控制電壓。鎖存元件與時(shí)鐘輸出同步對多個(gè)數(shù)據(jù)輸入進(jìn)行鎖存，并將該鎖存結(jié)果作為多個(gè)數(shù)據(jù)輸出提供給顯示裝置的顯示部分。
當(dāng)平均電壓顯示出時(shí)鐘輸出的占空比小于所期望的值時(shí)，便通過減小第1電流源的電流量來延遲時(shí)鐘輸出的下降；當(dāng)平均電壓顯示出時(shí)鐘輸出的占空比大于所期望的值時(shí)，便通過減小第2電流源的電流量來延遲時(shí)鐘輸出的上升。這樣通過讓時(shí)鐘輸出的上升和下降錯(cuò)開一些以后，就容易確保數(shù)據(jù)的設(shè)定時(shí)間和保持時(shí)間的容限。
若在多個(gè)數(shù)據(jù)輸入和鎖存元件之間設(shè)置多個(gè)數(shù)據(jù)用反相器鏈，并讓這些數(shù)據(jù)用反相器鏈中的每一個(gè)反相器鏈的內(nèi)部結(jié)構(gòu)都與提供時(shí)鐘輸出的所述反相器鏈的內(nèi)部結(jié)構(gòu)一樣，且由第1及第2控制電壓控制電流量的話，則可在將這些數(shù)據(jù)用反相器鏈的輸出提供給下一級數(shù)據(jù)驅(qū)動器的時(shí)候，由多個(gè)數(shù)據(jù)輸出反映時(shí)鐘輸出的時(shí)刻調(diào)整結(jié)果。
根據(jù)本發(fā)明，即使時(shí)鐘輸入的頻率增高，也很容易借助一簡單的電路結(jié)構(gòu)確保數(shù)據(jù)的設(shè)定時(shí)間及保持時(shí)間的容限。


圖1為安裝了本發(fā)明所涉及的數(shù)據(jù)驅(qū)動器的液晶面板的俯視圖。
圖2為表示圖1中的每一個(gè)數(shù)據(jù)驅(qū)動器的內(nèi)部結(jié)構(gòu)例的方框圖。
圖3為表示圖2中的反相器鏈及平滑電路的內(nèi)部結(jié)構(gòu)例的電路圖。
圖4為用以說明在時(shí)鐘輸入的占空比小于50％的情況下圖3中的電路的工作情況的時(shí)序圖。
圖5為用以說明在時(shí)鐘輸入的占空比大于50％的情況下圖3中的電路的工作情況的時(shí)序圖。
圖6為用以說明圖2中的數(shù)據(jù)驅(qū)動器的有利效果的時(shí)序圖。
圖7為用以顯示圖3的電路的變形例的電路圖。
圖8為用以說明在時(shí)鐘輸入的占空比小于50％的情況下圖7中的電路的工作情況的時(shí)序圖。
圖9為用以說明在時(shí)鐘輸入的占空比大于50％的情況下圖7中的電路的工作情況的時(shí)序圖。
圖10為用以顯示圖2的結(jié)構(gòu)的變形例的方框圖。
圖11為顯示圖3及圖7中的基準(zhǔn)電壓產(chǎn)生電路的內(nèi)部結(jié)構(gòu)例的電路圖。
符號說明10-液晶面板；11-液晶顯示部分；12-數(shù)據(jù)驅(qū)動器；13-柵極驅(qū)動器；15-控制器；20-時(shí)鐘用反相器鏈；21～24-反相器；25，27-電流源；26，28-副電流源；30-平滑電路；40-比較器；45-基準(zhǔn)電壓產(chǎn)生電路；50-數(shù)據(jù)用反相器鏈；51-鎖存器；60-電平位移器。
具體實(shí)施例方式
下面，參考附圖，對本發(fā)明的實(shí)施例進(jìn)行詳細(xì)的說明。
圖1示出了安裝了本發(fā)明所涉及的數(shù)據(jù)驅(qū)動器的串聯(lián)COG方式液晶面板。圖1中的液晶面板10擁有液晶顯示部分11、多個(gè)數(shù)據(jù)驅(qū)動器12及多個(gè)柵極驅(qū)動器13。沿液晶面板10的水平邊設(shè)置每一個(gè)數(shù)據(jù)驅(qū)動器12芯片，在各個(gè)芯片間設(shè)置了一條時(shí)鐘線和多條數(shù)據(jù)線。沿液晶面板10的垂直邊設(shè)置柵極驅(qū)動器13這每一個(gè)芯片?？刂破?5將信號供給位于左端的數(shù)據(jù)驅(qū)動器12和位于下端的柵極驅(qū)動器13。
數(shù)據(jù)驅(qū)動器12中的每一個(gè)數(shù)據(jù)驅(qū)動器，都接收一個(gè)時(shí)鐘輸入和多個(gè)數(shù)據(jù)輸入，將所需要的數(shù)據(jù)電壓提供給液晶顯示部分11，還將一個(gè)時(shí)鐘輸出和多個(gè)數(shù)據(jù)輸出施加給相鄰的數(shù)據(jù)驅(qū)動器12。
圖2示出了圖1中的每一個(gè)數(shù)據(jù)驅(qū)動器12的內(nèi)部結(jié)構(gòu)例。圖2中的數(shù)據(jù)驅(qū)動器12，擁有時(shí)鐘用反相器鏈20、平滑電路30、比較器40、多個(gè)數(shù)據(jù)用反相器鏈50及多個(gè)鎖存器51。ICLK為時(shí)鐘輸入，OCLK為時(shí)鐘輸出，IDT1/2/3為數(shù)據(jù)輸入，ODT1/2/3為供向相鄰的數(shù)據(jù)驅(qū)動器12的數(shù)據(jù)輸出，DDT1/2/3為供向液晶顯示部分11的數(shù)據(jù)輸出。
具體情況如圖3所示，時(shí)鐘用反相器鏈20擁有相互串聯(lián)的第1、第2、第3及第4反相器21、22、23、24，接在第1反相器21的電源一側(cè)的第1電流源25，接在第3反相器23的接地一側(cè)的第2電流源27。第1反相器21接收時(shí)鐘輸入ICLK，第4反相器24供給時(shí)鐘輸出OCLK。每一個(gè)反相器21～24都由P溝道型MOS(Metal Oxide Seiconductor)晶體管及N溝道型MOS晶體管構(gòu)成。第1電流源25由P溝道型MOS晶體管構(gòu)成；第2電流源27由N溝道型MOS晶體管構(gòu)成。圖3中的N1、N2、N3、N4及N5分別表示節(jié)點(diǎn)，節(jié)點(diǎn)N1為時(shí)鐘輸入端，節(jié)點(diǎn)N5為時(shí)鐘輸出端，VDD電源電壓，VSS為接地電壓(＝0V)，VTH為每一個(gè)反相器21～24的閾值電壓。
平滑電路30作為積分器由電阻31和電容器32構(gòu)成，這樣以來，平滑電路30就將將時(shí)鐘輸出OCLK平滑化而得到的平均電壓VAVE供給比較器40。
圖3所示的基準(zhǔn)電壓產(chǎn)生電路45將基準(zhǔn)電壓VREF供給比較器40。只不過是，也可將基準(zhǔn)電壓產(chǎn)生電路45布置在數(shù)據(jù)驅(qū)動器12的外部。
比較器40，對加給非反相輸入端子的平均電壓VAVE和加給反相輸入端子的基準(zhǔn)電壓VREF進(jìn)行比較，當(dāng)VAVE＜VREF時(shí)，比較器40供給控制第1電流源25的電流量的第1控制電壓VCON1而讓時(shí)鐘輸出OCLK的占空比增大；當(dāng)VAVE＞VREF時(shí)，比較器40供給控制第2電流源27的電流量的第2控制電壓VCON2而讓時(shí)鐘輸出OCLK的占空比減小。
在圖2中，介于每一個(gè)數(shù)據(jù)輸入IDT1/2/3和鎖存器51之間的數(shù)據(jù)用反相器鏈50，分別具有與圖3所示的時(shí)鐘用反相器鏈20一樣的內(nèi)部結(jié)構(gòu)，且由第1及第2控制電壓VCON1/2控制電流量。每一個(gè)鎖存器51與來自反相器鏈20的時(shí)鐘輸出OCLK同步，鎖存所對應(yīng)的數(shù)據(jù)用反相器鏈50的輸出，并將該鎖存結(jié)果作為數(shù)據(jù)輸出DDT1/2/3供出來。
圖4示出了在時(shí)鐘輸入ICLK的占空比小于50％的情況下圖3中的電路的工作情況。這里，設(shè)VREF＝VTH＝VDD/2成立。當(dāng)將占空比小于50％的時(shí)鐘輸入ICLK施加給節(jié)點(diǎn)N1的時(shí)候，從平滑電路30輸出的平均電壓VAVE就比VDD/2低。這樣以來，比較器40就分別輸出使第1電流源25的電流量減小的那一方向的第1控制電壓VCON1，和使第2電流源27的電流量增大的那一方向的第2控制電壓VCON2。因?yàn)榈?電流源25的電流量減少了以后，從電源電壓VDD到節(jié)點(diǎn)N2的充電速度就下降，故如圖4所示，節(jié)點(diǎn)N2的電壓波形就顯示出第1反相器21的輸出的上升變晚。因?yàn)橐栽撋仙兺砹说牟ㄐ螢檩斎氲牡?反相器22在節(jié)點(diǎn)N2的電壓達(dá)到閾值電壓VTH以前不進(jìn)行反相操作，故所得到的就是如節(jié)點(diǎn)N3的波形所示的電壓。雖然第3反相器23上接著第2電流源27，但因第3反相器23進(jìn)行通常的操作而有充足的電流流過第2電流源27，故第3反相器23輸出如節(jié)點(diǎn)N4的波形所示的電壓。因?yàn)榈?反相器24為通常的反相器，故能得到如節(jié)點(diǎn)N5的波形所示的電壓作時(shí)鐘輸出OCLK。比較一下節(jié)點(diǎn)N1和節(jié)點(diǎn)N5的電壓波形可知，讓時(shí)鐘輸入ICLK的下降時(shí)刻錯(cuò)開一些，就可使時(shí)鐘輸出OCLK的占空比接近50％。
圖5示出了在時(shí)鐘輸入ICLK的占空比大于50％的情況下圖3中的電路的工作情況。當(dāng)將占空比大于50％的時(shí)鐘輸入ICLK施加給節(jié)點(diǎn)N1的時(shí)候，從平滑電路30輸出的平均電壓VAVE就此VDD/2高。這樣以來，比較器40就分別輸出使第1電流源25的電流量增加的那一方向的第1控制電壓VCON1，和使第2電流源27的電流量減小的那一方向的第2控制電壓VCON2。因?yàn)榈?電流源25的電流很充分，故第1反相器21作為通常的反相器工作，而能得到如圖5中的節(jié)點(diǎn)N2的波形所示的電壓。因?yàn)榈?反相器22也照樣進(jìn)行反相操作，故能夠得到如節(jié)點(diǎn)N3的波形所示的電壓。第3反相器23，因?yàn)榈?電流源27的電流量減少了，從節(jié)點(diǎn)N4到接地電壓VSS的放電速度下降，故如節(jié)點(diǎn)N4的波形所示第3反相器23的輸出的下降就晚了。因?yàn)橐栽撓陆低砹说牟ㄐ螢檩斎氲牡?反相器24節(jié)點(diǎn)在N4的電壓達(dá)到閾值電壓VTH以前不進(jìn)行反相操作，故所得到的就是如節(jié)點(diǎn)N5的波形所示的電壓。此較一下節(jié)點(diǎn)N1和節(jié)點(diǎn)N5的電壓波形可知，讓時(shí)鐘輸入ICLK的上升時(shí)刻錯(cuò)開一些，就可使時(shí)鐘輸出OCLK的占空比接近50％。
圖6和圖4一樣，示出了在時(shí)鐘輸入ICLK的占空比小于50％的狀況下，時(shí)鐘輸入ICLK、數(shù)據(jù)輸入IDT1、時(shí)鐘輸出OCLK及數(shù)據(jù)輸出ODT1的波形。這里，設(shè)圖2所示的每一個(gè)鎖存器51是在時(shí)鐘輸出OCLK的上升及下降這兩種時(shí)刻對數(shù)據(jù)輸出ODT1/2/3進(jìn)行鎖存。
在圖6所示的狀況下，對時(shí)鐘輸入ICLK的上升而言，數(shù)據(jù)輸入IDT1的保持時(shí)間不夠。然而，根據(jù)圖2中的數(shù)據(jù)驅(qū)動器12，時(shí)鐘用反相器鏈20使時(shí)鐘輸出OCLK的下降延遲，且數(shù)據(jù)用反相器鏈50使數(shù)據(jù)輸出ODT1的遷移延遲。因此，數(shù)據(jù)輸出ODT1相對來自時(shí)鐘用反相器鏈20的時(shí)鐘輸出OCLK的上升擁有充分的保持時(shí)間。結(jié)果是，能夠正確地鎖存施給鎖存器51的數(shù)據(jù)輸出ODT1。還有，時(shí)刻這樣得以調(diào)整的時(shí)鐘輸出OCLK及數(shù)據(jù)輸出ODT1/2/3供向下一級的數(shù)據(jù)驅(qū)動器12。需提一下，圖2中的數(shù)據(jù)驅(qū)動器12還起確保數(shù)據(jù)的設(shè)定時(shí)間的作用。
圖3中的時(shí)鐘用反相器鏈20，還擁有并聯(lián)在第1電流源25上的第1副電流源26及并聯(lián)在第2電流源27上的第2副電流源28。構(gòu)成第1副電流源26的P溝道型MOS晶體管的柵極上施加了一定的偏壓Vbias1；構(gòu)成第2副電流源28的N溝道型MOS晶體管的柵極上施加了一定的偏壓Vbias2。換句話說，第1副電流源26及第2副電流源28的電流不受所述第1及第2控制電壓VCON1/2的控制。
當(dāng)時(shí)鐘輸入ICLK的占空比極小的時(shí)候，有這樣的可能性，即從比較器40輸出的第1控制電壓VCON1造成第1電流源25的電流量過小。這時(shí)候，節(jié)點(diǎn)N2的電壓上升的傾斜度變得過于平緩，結(jié)果是當(dāng)時(shí)鐘輸入ICLK的頻率很高時(shí)，節(jié)點(diǎn)N2的電壓就不能在該時(shí)鐘輸入ICLK上升之前超過第2反相器22的閾值電壓VTH，節(jié)點(diǎn)N2的電壓也就不能上升為高電平了。為防止出現(xiàn)這樣的不良現(xiàn)象，采用總是由第1副電流源26向第1反相器21提供微小電流這一做法，而做到了節(jié)點(diǎn)N2的電壓的上升的傾斜度不會過于平緩。在時(shí)鐘輸入ICLK的占空比極大的情況下也一樣，是由第2副電流源28來防止發(fā)生同樣的不良現(xiàn)象的。
圖7示出了圖3中的電路的變形例。圖7所示的時(shí)鐘用反相器鏈20，擁有相互串聯(lián)起來的第1反相器21及第2反相器22、在第1反相器21的電源一側(cè)相互并聯(lián)著的第1電流源25及第1副電流源26、在第1反相器21的接地一側(cè)相互并聯(lián)著的第2電流源27及第2副電流源28。由第1反相器21接收時(shí)鐘輸入ICLK，由第2反相器22提供時(shí)鐘輸出OCLK。
圖8示出了在時(shí)鐘輸入ICLK的占空比小于50％的情況下圖7中的電路的工作情況；圖9示出了在時(shí)鐘輸入ICLK的占空比大于50％的情況下圖7中的電路的工作情況。根據(jù)圖7所示的結(jié)構(gòu)，既可縮小電路規(guī)模，還可收到和圖3所示的結(jié)構(gòu)下一樣的效果。另外，詳細(xì)工作情況省略不提。
圖10示出了圖2的結(jié)構(gòu)的變形例。圖10中的結(jié)構(gòu)中，為減少EMI(Electron-Magnetic Interference)，將分別擁有小振幅的時(shí)鐘輸入ICLK及數(shù)據(jù)輸入IDT1/2/3加給數(shù)據(jù)驅(qū)動器12。多個(gè)電平位移器60為一在其內(nèi)部將時(shí)鐘輸入ICLK及數(shù)據(jù)輸入IDT1/2/3的小振幅提高到規(guī)定水平的部件。
圖11示出了圖3及圖7中的基準(zhǔn)電壓產(chǎn)生電路45的內(nèi)部結(jié)構(gòu)之一例。圖11中的基準(zhǔn)電壓產(chǎn)生電路45由梯子電阻46及開關(guān)47構(gòu)成，將可變的基準(zhǔn)電壓VREF供向比較器40。若如上所述VREF＝VDD/2，就可讓時(shí)鐘輸出OCLK的占空比接近50％。還有，若通過切換開關(guān)47而將基準(zhǔn)電壓VREF設(shè)定得低于VDD/2，就能將時(shí)鐘輸出OCLK的占空此調(diào)整得小于50％的值上；若通過切換開關(guān)47而將基準(zhǔn)電壓VREF設(shè)定得高于VDD/2，就能將時(shí)鐘輸出OCLK的占空比調(diào)整在大于50％的值上。
需提一下，構(gòu)成反相器鏈20、50的反相器的數(shù)量并不限于上述的4個(gè)或2個(gè)。在從時(shí)鐘輸入ICLK到時(shí)鐘輸出OCLK僅進(jìn)行微小的時(shí)刻調(diào)整的情況下，也可省略圖2及圖10中的數(shù)據(jù)用反相器鏈50。
綜上所述，本發(fā)明所涉及的數(shù)據(jù)驅(qū)動器，能夠借助一簡單的電路結(jié)構(gòu)確保時(shí)鐘和數(shù)據(jù)間的設(shè)定時(shí)間及保持時(shí)間的容限，該數(shù)據(jù)驅(qū)動器作為用在要求高精細(xì)度的顯示裝置上的數(shù)據(jù)驅(qū)動器等用處是很大的。
權(quán)利要求
1.一種數(shù)據(jù)驅(qū)動器，其為擁有一個(gè)時(shí)鐘輸入、一個(gè)時(shí)鐘輸出、多個(gè)數(shù)據(jù)輸入及多個(gè)數(shù)據(jù)輸出的顯示裝置用數(shù)據(jù)驅(qū)動器，其特征在于擁有反相器鏈，其包括相互串聯(lián)在一起的多個(gè)反相器，接在所述多個(gè)反相器中的某一個(gè)反相器的電源一側(cè)的第1電流源、接在所述多個(gè)反相器中的某一個(gè)反相器的接地一側(cè)的第2電流源，由所述多個(gè)反相器中的初級反相器接收所述時(shí)鐘輸入，且由所述多個(gè)反相器中的最后一級反相器提供所述時(shí)鐘輸出；平滑電路，其提供將所述時(shí)鐘輸出平滑化后而得到的平均電壓；比較器，其對所述平均電壓和基準(zhǔn)電壓進(jìn)行比較，且在所述平均電壓小于所述基準(zhǔn)電壓的情況下，提供為讓所述時(shí)鐘輸出的占空比變大而控制所述第1電流源的電流量的第1控制電壓；且在所述平均電壓大于所述基準(zhǔn)電壓的情況下，提供為讓所述時(shí)鐘輸出的占空比變小而控制所述第2電流源的電流量的第2控制電壓；鎖存元件，其與所述時(shí)鐘輸出同步對所述多個(gè)數(shù)據(jù)輸入進(jìn)行鎖存，并將該鎖存結(jié)果作為所述多個(gè)數(shù)據(jù)輸出提供給所述顯示裝置的顯示部分。
2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于所述反相器鏈，擁有相互串聯(lián)的第1、第2、第3及第4反相器，所述第1電流源接在所述第1反相器的電源一側(cè)，所述第2電流源接在所述第3反相器的接地一側(cè)。
3.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于所述反相器鏈，擁有相互串聯(lián)的第1及第2反相器，所述第1電流源及第2電流源分別接在所述第1反相器的電源一側(cè)及接地一側(cè)。
4.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于還擁有設(shè)在所述多個(gè)數(shù)據(jù)輸入和所述鎖存元件之間的多個(gè)數(shù)據(jù)用反相器鏈；所述多個(gè)數(shù)據(jù)用反相器鏈中的每一個(gè)的內(nèi)部結(jié)構(gòu)和提供所述時(shí)鐘輸出的所述反相器鏈的內(nèi)部結(jié)構(gòu)一樣，且由所述第1及第2控制電壓控制電流量。
5.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于所述反相器鏈，還擁有并聯(lián)在所述第1電流源上的第1副電流源，及并聯(lián)在所述第2電流源上的第2副電流源；所述第1及第2副電流源的電流量，不受所述第1及第2控制電壓控制。
6.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于還擁有在其內(nèi)部將所述時(shí)鐘輸入及所述多個(gè)數(shù)據(jù)輸入的小振幅提高到規(guī)定水平的電平位移元件。
7.根據(jù)權(quán)利要求1所述的數(shù)據(jù)驅(qū)動器，其特征在于還擁有將可變的基準(zhǔn)電壓提供給所述比較器的基準(zhǔn)電壓產(chǎn)生電路。
全文摘要
本發(fā)明的目的在于在用在串聯(lián)COG(Chip On Glass)方式的液晶面板的數(shù)據(jù)驅(qū)動器中，能夠一直確保時(shí)鐘和數(shù)據(jù)間的設(shè)定時(shí)間及保持時(shí)間的容限。本發(fā)明公開了一種數(shù)據(jù)驅(qū)動器，將第1，第2、第3及第4反相器21、22、23、24串聯(lián)起來構(gòu)成反相器鏈20，將時(shí)鐘輸入加給第1反相器21。在第1反相器21的電源一側(cè)接上第1電流源25，在第3反相器23的接地一側(cè)接上第2電流源27。當(dāng)時(shí)鐘輸出的占空比小于所希望的值時(shí)，讓第1電流源25的電流量減少而延遲時(shí)鐘輸出的下降；當(dāng)時(shí)鐘輸出的占空比大于所希望的值時(shí)，讓第2電流源27的電流量減少而延遲時(shí)鐘輸出的上升。
文檔編號G09G3/36GK1490784SQ031553
公開日2004年4月21日 申請日期2003年8月27日 優(yōu)先權(quán)日2002年8月28日
發(fā)明者土居康之, 中川博文, 道正志郎, 德永祐介, 介, 文, 郎 申請人:松下電器產(chǎn)業(yè)株式會社