專利名稱：電平位移電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種作為在不同的電源電壓下工作的電路之間的接口而工作的電平位移電路。
背景技術(shù)：
在CMOS結(jié)構(gòu)的現(xiàn)有的電平位移電路中，因為在電源和地之間串聯(lián)的P型MOS晶體管和N型MOS晶體管無法避免數(shù)據(jù)輸入遷移時同時接通這一現(xiàn)象的發(fā)生，所以這時會產(chǎn)生貫通電流(參照專利文件1)。
(專利文件1)日本公開特許公報 特開平11-136120號公報。

發(fā)明內(nèi)容
液晶驅(qū)動器中需要其數(shù)量是與輸出數(shù)乘以比特數(shù)而得到的那個數(shù)那么多的電平位移電路。例如，各自8比特輸出數(shù)為384的液晶驅(qū)動器中使用3072個電平位移電路。在這樣大量使用電平位移電路的用途中，存在的問題是由于每一個電平位移電路中的貫通電流而帶來的功耗的增加，同時，由于貫通電流而引起的接地電位的上升作為噪聲輸出到晶片外部，而引起作為一個系統(tǒng)的誤操作。
本發(fā)明的目的，在于抑制在COMS結(jié)構(gòu)的電平位移電路中產(chǎn)生貫通電流。
為達(dá)成上述目的，本發(fā)明采用了這樣的電平位移電路，其將輸入信號變換為具有第1電源和比所述第1電源還低的電壓的第2電源間之電位差的輸出信號。它除了包括將作為第一輸入信號及成為所述第一輸入信號的互補數(shù)據(jù)的第二輸入信號輸入的所述輸入信號變換為擁有所述第一電源和所述第二電源之間的電位差的所述輸出信號的電平移位基本電路以外，還包括根據(jù)第一控制輸入切斷所述電平移位基本電路中的所述第一電源和所述第二電源之間的電流經(jīng)路的第一電路、和根據(jù)第二控制輸入將所述電平移位基本電路中輸出所述輸出信號的輸出節(jié)點的電位固定好的第二電路。
所述控制電路，包括切斷所述第一電源和所述第二電源之間的電流經(jīng)路的第一電路、和在由所述第一電路將所述電流經(jīng)路切斷的狀態(tài)下將所述輸出節(jié)點的電位固定好的第二電路；在由所述第二電路進(jìn)行的電位固定結(jié)束之后，解除由所述第一電路進(jìn)行的對所述電流經(jīng)路的切斷，且在由所述第一電路進(jìn)行的所述電流經(jīng)路的切斷的那一段時間內(nèi)所述輸入信號遷移。
發(fā)明的效果根據(jù)本發(fā)明，能夠抑制在CMOS結(jié)構(gòu)的電平位移電路中產(chǎn)生貫通電流。
附圖的簡單說明

圖1為電路圖，示出了本發(fā)明所涉及的電平位移電路的一個結(jié)構(gòu)。
圖2為時序圖，示出了圖1中的電平位移電路的一種工作情況。
圖3為電路圖，示出了圖1中的電平位移電路的變形例。
圖4為電路圖，示出了本發(fā)明所涉及的電平位移電路的又一個結(jié)構(gòu)。
圖5為時序圖，示出了圖4中的電平位移電路的一種工作情況。
圖6為方框圖，示出了圖4中的電平位移電路的變形例。
符號說明10-電平移位基本電路；20，21，22-控制電路；M1～M8-MOS晶體管；N1，N2-“或非”電路；VDD-第1電源；Vin1，Vin2-互補數(shù)據(jù)輸入；Vout1，Vout2-數(shù)據(jù)輸出；VS1，VS2-控制輸入；VSS-第2電源(接地)。
具體實施例方式
下面，參照附圖，說明本發(fā)明的實施例。
圖1示出了本發(fā)明所涉及的電平位移電路的一個結(jié)構(gòu)。圖1中，10為COMS結(jié)構(gòu)的電平移位基本電路，20為用以抑制貫通電流的控制電路。電平移位基本電路10，包含2個N型MOS晶體管M1、M2和2個P型MOS晶體管M3、M4?？刂齐娐?0，包含2個P型MOS晶體管M5、M6和2個N型MOS晶體管M7、M8。Vin1、Vin2為互補數(shù)據(jù)輸入，VS1、VS2分別為控制輸入，Vout1、Vout2分別為數(shù)據(jù)輸出，VDD為第1電源，VSS為電壓低于VDD的第2電源(接地為0V)。
圖1中，Vin1接在N型MOS晶體管M1的柵極上；Vin2接在N型MOS晶體管M2的柵極上。N型MOS晶體管M1的源極和柵極上連接著VS1的N型MOS晶體管M7的漏極相連，后者的N型MOS晶體管M7的源極連接到VSS上。同樣，N型MOS晶體管M2的源極和柵極上連接著VS1的N型MOS晶體管M8的漏極相連，后者N型MOS晶體管M8的源極連接到VSS上。N型MOS晶體管M1的漏極與P型MOS晶體管M3的漏極相連，N型MOS晶體管M2的漏極與P型MOS晶體管M4的漏極相連。P型MOS晶體管M3、M4的源極分別接在VDD上。P型MOS晶體管M3的柵極與P型MOS晶體管M4的漏極相連，以其連接點作為第1數(shù)據(jù)輸出節(jié)點Vout1。另外，P型MOS晶體管M4的柵極與P型MOS晶體管M3的漏極相連，以其連接點作為第2數(shù)據(jù)輸出節(jié)點Vout2。另外，各自的柵極與VS2相連的P型MOS晶體管M5、M6的各個源極接在VDD上，其中之一個P型MOS晶體管M5的漏極與Vout1相連，另一個P型MOS晶體管M6的漏極與Vout2相連。
圖2示出了圖1中的電平位移電路的一個工作例。首先，作為開始狀態(tài)，設(shè)VS1、VS2為高電平，Vin1為低電平，Vin2為高電平。在這一狀態(tài)(輸出期間)下，Vout1輸出VSS、Vout2輸出VDD。因為N型MOS晶體管M1和P型MOS晶體管M4斷開，所以VDD與VSS之間無貫通電流在流。
接著，為切換電平移位輸出，使Vin1及Vin2在設(shè)VS1為低電平而使控制用N型MOS晶體管M7、M8切斷的那一段時間內(nèi)(開關(guān)斷開期間)遷移。在該開關(guān)斷開的那一段時間內(nèi)，N型MOS晶體管M1、M2的各自的源極從VSS分離開來。并且，在開關(guān)斷開的那一段時間內(nèi)，借助將VS2設(shè)定為低電平而使控制用P型MOS晶體管M5、M6接通。在這些控制用P型MOS晶體管M5、M6的接通期間，Vout1及Vout2都被預(yù)充電到VDD(預(yù)充電期間)。因此，Vout1在預(yù)充電開始時刻從VSS向VDD遷移。
在圖示的例中，Vin1從低電平向高電平遷移，Vin2從高電平向低電平遷移，通過使VS2回到高電平而使預(yù)充電期間結(jié)束后，使VS1回到高電平而解除由N型MOS晶體管M7、M8進(jìn)行的分離的那一時刻，Vout2從VDD向VSS遷移。
在以上的電平移位輸出的切換中，N型MOS晶體管M1和P型MOS晶體管M3不會同時接通，N型MOS晶體管M2和P型MOS晶體管M4也不會同時接通。因此，在這些晶體管中就不會有貫通電流在流動。而且，因為通過使控制用P型MOS晶體管M5、M6接通而向Vout1、Vout2輸出VDD時，N型MOS晶體管M1、M2的各自的源極便借助控制用N型MOS晶體管M7、M8而與VSS分離，所以貫通電流不會通過控制用P型MOS晶體管M5、M6在流動。
假想一個在圖1的電平移位電路中不包含控制電路20那樣的情況，當(dāng)Vin1從低電平向高電平遷移，Vin2從高電平向低電平遷移時，N型MOS晶體管M1由截止?fàn)顟B(tài)成為接通狀態(tài)，N型MOS晶體管M2從接通狀態(tài)變?yōu)榻刂範(fàn)顟B(tài)。因為這時N型MOS晶體管M1和P型MOS晶體管M3皆為接通狀態(tài)，所以在VDD和VSS之間產(chǎn)生貫通電流。到現(xiàn)在為止，為能通過N型MOS晶體管M1將Vout2的電位慢慢地降下來而遮斷貫通電流，設(shè)計時，使N型MOS晶體管M1的接通狀態(tài)的電流能力(柵寬)大于P型MOS晶體管M3的接通狀態(tài)的電流能力(柵寬)。同樣，設(shè)計時，使N型MOS晶體管M2的接通狀態(tài)的電流能力(柵寬)大于P型MOS晶體管M4的接通狀態(tài)的電流能力(柵寬)。然而，根據(jù)包括為抑制貫通電流的控制電路20的圖1的電平移位電路，由于不再需要靠N型MOS晶體管M1、M2來切斷貫通電流，也就不再需要進(jìn)行使這些N型MOS晶體管M1、M2的電流能力(柵寬)大于P型MOS晶體管M3、M4的電流能力(柵寬)那樣的設(shè)計了。因此而能夠縮小電平移位電路10的電路面積。
需提一下，圖1中是這樣的結(jié)構(gòu)，即由P型MOS晶體管M5、M6根據(jù)VS2將Vout1和Vout2固定在VDD上，不僅如此，使其為一根據(jù)必要的輸出節(jié)點的極性將Vout1和Vout2固定在VSS上的結(jié)構(gòu)也是可以的。只不過是，因為固定在VDD上時，無論是Vout1下降時還是Vout2下降時，P型MOS晶體管M3、M4皆截止，所以有一可使N型MOS晶體管M1、M2的尺寸小一些這樣的優(yōu)點。
另外，圖1中的控制用N型MOS晶體管M7、M8可由1個N型MOS晶體管來置換。但是，從平面布置的角度來看，采用2個N型MOS晶體管M7、M8這樣的方案較合適。
圖3示出了圖1中的電平位移電路的變形例。根據(jù)圖3，當(dāng)n為2以上的整數(shù)時，對n個電平移位基本電路10設(shè)置1個為控制貫通電流的控制電路20。由此而可通過設(shè)置控制電路20抑制面積增加。
圖4示出了本發(fā)明所涉及的電平位移電路的另一結(jié)構(gòu)。圖4中，10是CMOS結(jié)構(gòu)的電平移位基本電路。21是為抑制貫通電流的控制電路。電平移位基本電路10，包含2個N型MOS晶體管M1、M2和2個P型MOS晶體管M3、M4。控制電路21，包含2個二輸入的“或非”電路N1、N2和2個P型MOS晶體管M5、M6。Vin1、Vin2為互補數(shù)據(jù)輸入，VS1、VS2分別為控制輸入，Vout1、Vout2分別為數(shù)據(jù)輸出，VDD為第1電源，VSS為電壓低于VDD的第2電源(接地0V)。
圖4中，一個“或非”電路N1具有Vin1和VS1為輸入，另一個“或非”電路具有Vin2和VS1為輸入。在N型MOS晶體管M1的柵極上連接“或非”電路N1的輸出V1，在N型MOS晶體管M2的柵極上連接“或非”電路N2的輸出V2。N型MOS晶體管M1、M2的源極分別與VSS相連。N型MOS晶體管M1的漏極與P型MOS晶體管M3的漏極相連，N型MOS晶體管M2的漏極與P型MOS晶體管M4的漏極相連。P型MOS晶體管M3、M4的源極分別與VDD相連。P型MOS晶體管M3的柵極與P型MOS晶體管M4的漏極相連，其連接點作為第1數(shù)據(jù)輸出節(jié)點Vout1。另外，P型MOS晶體管M4的柵極與P型MOS晶體管M3的漏極相連，其連接點作為第2數(shù)據(jù)輸出節(jié)點Vout2。另外，各自的柵極接在VS2上的P型MOS晶體管M5、M6的各自的源極連接到VDD上，一個P型MOS晶體管M5的漏極連接到Vout1上，另一個P型MOS晶體管M6的漏極與Vout2相連。
圖5示出了圖4的電平位移電路的工作例。首先，作為初期狀態(tài)設(shè)VS1為低電平，VS2為高電平，Vin1為低電平，Vin2為高電平。在這一狀態(tài)(輸出期間)下，V1為高電平，V2為低電平，Vout1輸出VDD，Vout2輸出VSS。因為N型MOS晶體管M2和P型MOS晶體管M3截止，所以在VDD和VSS之間無貫通電流在流動。
接著，切換電平移位的輸出時，使Vin1及Vin2在通過將VS1定為高電平而使N型MOS晶體管M1、M2的柵極電壓V1、V2都降到低電平，從而強制地讓N型MOS晶體管M1、M2截止的那一段時間內(nèi)(開關(guān)切斷的那一段時間)遷移。而且，在開關(guān)切斷的那一段時間內(nèi)，使VS2為低電平而使控制用P型MOS晶體管M5、M6接通。在這些控制用P型MOS晶體管M5、M6接通的那一段時間內(nèi)，Vout1、Vout2皆被預(yù)充電到VDD(預(yù)充電期間)。因此，Vout2在充電開始的時刻從VSS向VDD遷移。
在圖示的例中，Vin1從低電平向高電平遷移，Vin2從高電平向低電平遷移，通過使VS2復(fù)原到高電平而使預(yù)充電期間結(jié)束之后，通過使VS1復(fù)原到低電平而解除N型MOS晶體管M1、M2的強制截止的那一時刻，V2從低電平向高電平遷移，Vout1從VDD向VSS遷移。
在以上的電平移位輸出的切換過程中，N型MOS晶體管M1和P型MOS晶體管M3不會同時接通，N型MOS晶體管M2和P型MOS晶體管M4也不會同時接通。因此，這些晶體管中就不會有貫通電流在流動。另外，因為在通過使控制用P型MOS晶體管M5、M6接通而向Vout1及Vout2輸出VDD時，N型MOS晶體管M1、M2處于強制斷開狀態(tài)，所以不會有流過控制用P型MOS晶體管M5、M6的貫通電流。
根據(jù)圖4中的包括為控制貫通電流的控制電路21的電平移位電路，也沒有必要將N型MOS晶體管M1、M2的電流能力(柵寬)設(shè)計得大于P型MOS晶體管M3、M4的電流能力，所以能夠使電平移位基本電路10的電路面積小一些。
圖6示出了圖4中的電平移位電路的變形例。根據(jù)圖6，當(dāng)n為2以上的整數(shù)時，對n個電平移位基本電路10設(shè)置1個為控制貫通電流的控制電路22。由此而可通過設(shè)置控制電路22抑制面積增加。
需提一下，可根據(jù)后續(xù)電路是P溝道型晶體管還是N溝道型晶體管，在上述各實施例中的電位移位基本電路10的輸出級適當(dāng)?shù)丶由戏聪嗥?。而且，在以上的說明中，設(shè)第2電源為VSS(＝0V)，不僅如此，還可將它變換為正電源或者負(fù)電源。
實用性綜上所述，根據(jù)本發(fā)明的電平位移電路，能夠抑制在CMOS結(jié)構(gòu)的電平位移電路中產(chǎn)生貫通電流，作為在不同的電源電壓下工作的電路間的接口工作的電平位移電路用途很大。
權(quán)利要求
1.一種電平位移電路，其特征在于其為一將輸入信號變換為具有第1電源和比所述第1電源還低的電壓的第2電源之電位差的輸出信號的電平位移電路；其包括將所述輸入信號變換為具有所述第1電源和所述第2電源之間的電位差的所述輸出信號的電平移位基本電路，以及控制電路，其包括根據(jù)第一控制輸入切斷所述電平移位基本電路中的所述第一電源和所述第二電源之間的電流經(jīng)路的第一電路、和根據(jù)第二控制輸入將所述電平移位基本電路中輸出所述輸出信號的輸出節(jié)點的電位固定好的第二電路。
2.根據(jù)權(quán)利要求1所述的電平位移電路，其中所述電平移位基本電路，擁有設(shè)在所述第一電源和所述第一節(jié)點之間并具有柵極端子上接著第二節(jié)點的第一導(dǎo)電型溝道的第一晶體管、設(shè)在所述第一電源和所述第二節(jié)點之間并具有柵極端子上接著所述第一節(jié)點的的第一導(dǎo)電型溝道的第二晶體管、設(shè)在所述第二節(jié)點和第三節(jié)點之間并具有根據(jù)所述第一輸入信號控制柵極端子的第二導(dǎo)電型溝道的第三晶體管、以及設(shè)在所述第一節(jié)點和第四節(jié)點之間并具有根據(jù)第二輸入信號控制柵極端子的第二導(dǎo)電型溝道的第四晶體管；所述第一電路，根據(jù)所述第一控制輸入將所述第一節(jié)點、所述第二節(jié)點與所述第二電源之間的電流經(jīng)路切斷；所述第一節(jié)點或者所述第二節(jié)點中之至少一個節(jié)點作為所述輸出節(jié)點輸出。
3.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第一導(dǎo)電型溝道為P型導(dǎo)電型溝道，所述第二導(dǎo)電型溝道為N型導(dǎo)電型溝道。
4.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第一電路，包括設(shè)在所述第三節(jié)點和所述第四節(jié)點的連接點與所述第二電源之間，柵極端子上接著所述第一控制輸入的N型晶體管。
5.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第一電路，包括分別設(shè)在所述第三節(jié)點和所述第二電源之間、所述第四節(jié)點和所述第二電源之間，各自的柵極端子上接著所述第一控制輸入的兩個N型晶體管。
6.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第三節(jié)點和所述第四節(jié)點接在所述第二電源上；所述第一電路，包括以所述第一控制輸入和所述第一輸入信號為輸入，輸出接在所述第三晶體管的柵極端子上的第一2輸入“或非”，以及以所述第一控制輸入和所述第二輸入信號為輸入，輸出接在所述第四晶體管的柵極端子上的第二2輸入“或非”。
7.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第二電路，根據(jù)所述第二控制輸入對所述第一節(jié)點或者所述第二節(jié)點中之至少一個節(jié)點預(yù)充電。
8.根據(jù)權(quán)利要求2所述的電平位移電路，其中所述第二電路，包括分別設(shè)在所述第一電源和所述第一節(jié)點之間及所述第一電源和所述第二節(jié)點之間，各自的柵極端子接著所述第二控制輸入的兩個P型晶體管。
9.根據(jù)權(quán)利要求8所述的電平位移電路，其中在所述第一及第二輸入信號變化的時候，所述第一控制輸入被控制而將所述電流經(jīng)路切斷。
10.根據(jù)權(quán)利要求9所述的電平位移電路，其中在為切斷所述電流經(jīng)路而控制所述第一控制輸入的那一段時間內(nèi)，所述第二控制輸入被控制而由所述第二電路將所述第一節(jié)點和所述第二節(jié)點的電位固定好。
11.根據(jù)權(quán)利要求1～10中之任一項權(quán)利要求所述的電平位移電路，其中多個所述電平移位基本電路擁有一個所述控制電路。
全文摘要
本發(fā)明公開了一種電平位移電路，其目的在于抑制在CMOS結(jié)構(gòu)的電平位移電路中產(chǎn)生貫通電流。在由4個晶體管M1～M4構(gòu)成的CMOS結(jié)構(gòu)的電平移位基本電路10中，加了用以抑制其貫通電流的控制電路20。在使控制輸入VS1為低電平而讓控制用N型MOS晶體管M7、M8截止的那一時間段(開關(guān)斷開期間)，讓互補數(shù)據(jù)輸入Vin1、Vin2遷移。在該開關(guān)斷開期間，N型MOS晶體管M1、M2的各自的源極從VSS上分離。而且，在該開關(guān)斷開期間內(nèi)，通過控制輸入VS2為低電平而讓控制用P型MOS晶體管M5、M6接通。在這些控制用P型MOS晶體管M5、M6接通的那段時間，數(shù)據(jù)輸出Vout1和Vout2都預(yù)充電到VDD(預(yù)充電期間)。
文檔編號G09G3/36GK1551502SQ2004100284
公開日2004年12月1日 申請日期2004年3月11日 優(yōu)先權(quán)日2003年5月15日
發(fā)明者石川智也, 中川博文, 文 申請人:松下電器產(chǎn)業(yè)株式會社