專利名稱：單時(shí)脈驅(qū)動(dòng)移位暫存器及應(yīng)用其的顯示器驅(qū)動(dòng)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種用于顯示器驅(qū)動(dòng)電路的單時(shí)脈驅(qū)動(dòng)移位暫存器(SingleClock Driven Shift Register)，尤其是一種可改善輸出信號重疊現(xiàn)象的單時(shí)脈驅(qū)動(dòng)移位暫存器。
背景技術(shù)：
液晶顯示器(LCD)由于具備了輕薄、省電、無幅射線等優(yōu)點(diǎn)，而逐漸取代傳統(tǒng)映像管(CRT)顯示器，廣泛應(yīng)用于桌上型計(jì)算機(jī)、個(gè)人數(shù)字助理器、筆記型計(jì)算機(jī)、數(shù)碼相機(jī)與行動(dòng)電話等電子產(chǎn)品中。
主動(dòng)矩陣式液晶顯示器(Active Matrix Liquid Crystal Display，AMLCD)是利用電場控制液晶的光穿透率，以達(dá)到顯示畫面的目的。請參照圖1A所示，一典型的主動(dòng)矩陣式液晶顯示器10包括一液晶顯示面板20與一驅(qū)動(dòng)系統(tǒng)30。其中，液晶顯示面板20上具有一畫素矩陣(pixel array)22。驅(qū)動(dòng)系統(tǒng)30包括一控制電路32、一源極驅(qū)動(dòng)電路(source driver)34與一掃描驅(qū)動(dòng)電路(scan driver)36。畫素矩陣22內(nèi)每一個(gè)畫素組件122是電性連接至一薄膜晶體管124，而此薄膜晶體管124的源極電連接至源極驅(qū)動(dòng)電路34，柵極電連接至掃描驅(qū)動(dòng)電路36，以充作一開關(guān)控制畫素組件122的運(yùn)作。
控制電路32轉(zhuǎn)換外界提供的顯示信號DS，產(chǎn)生顯示數(shù)據(jù)D、水平時(shí)脈信號HCK與水平激活信號HST提供至源極驅(qū)動(dòng)電路34，同時(shí)，亦產(chǎn)生垂直時(shí)脈信號VCK與垂直激活信號VST提供至掃描驅(qū)動(dòng)電路36。請參照圖1B所示，源極驅(qū)動(dòng)電路34包括一移位暫存器(Shift Register)342與復(fù)數(shù)個(gè)取樣閘(Sampling Gate)344。其中，每一個(gè)取樣閘344對應(yīng)至畫素矩陣22中同一行的畫素組件122。水平時(shí)脈信號HCK與水平激活信號HST輸入移位暫存器342內(nèi)以產(chǎn)生取樣信號(sampling signal)Sa依序輸入各個(gè)取樣閘344內(nèi)。通入有取樣信號Sa的取樣閘344開啟，以使顯示數(shù)據(jù)D得以經(jīng)過此取樣閘344輸入畫素矩陣22內(nèi)。
請參照圖2所示，為一典型移位暫存器40的電路圖。同時(shí)亦請參照圖3所示，顯示此移位暫存器40內(nèi)不同位置的電訊號的波型圖。此移位暫存器40一具有多級(Stage)架構(gòu)的單時(shí)脈驅(qū)動(dòng)真單相動(dòng)態(tài)(True Single PhaseDynamic Circuit，TSPC)移位暫存器。其中，第M級架構(gòu)包括一栓鎖(latch)單元42、一NAND邏輯單元44與一反向器46。栓鎖單元42受到一水平時(shí)脈信號HCK所控制，并且，來自第M-1級架構(gòu)的輸出信號S(m-1)饋入此栓鎖單元42內(nèi)。值得注意的是，就第一級架構(gòu)而言，饋入栓鎖單元42的信號即前述水平激活信號HST。
NAND邏輯單元44連接于栓鎖單元42的輸出端，以將栓鎖單元42的輸出信號A與水平時(shí)脈信號HCK進(jìn)行NAND的邏輯運(yùn)算。反向器46連接于NAND邏輯單元44的輸出端，以改變NAND邏輯單元44的輸出信號B的極性。請同時(shí)參照圖1所示，此反向器46的輸出信號S(m)即前述的取樣信號Sa，其饋入取樣閘344以對顯示數(shù)據(jù)D進(jìn)行取樣，同時(shí)，也饋入第M+1級架構(gòu)的栓鎖單元42，作為第M+1級架構(gòu)的輸入信號。
請參照圖4A所示，為典型單時(shí)脈驅(qū)動(dòng)真單相動(dòng)態(tài)四級架構(gòu)移位暫存器的仿真輸出波形圖。圖中的V(STX)即對應(yīng)至水平起始信號HST，V(CLK)即對應(yīng)至水平時(shí)脈信號HCK，而V(OUT_A1)至V(OUT_A4)分別代表第一級至第四級架構(gòu)的輸出信號，即對應(yīng)至S(1)至S(4)。
請同時(shí)參照圖B所示，為此移位暫存器相鄰二級架構(gòu)的仿真輸出波形的放大圖。如圖中所示，相鄰二級架構(gòu)的仿真輸出信號V(OUT_A1)與V(OUT_A2)的波形的邊界處有明顯重疊產(chǎn)生。換言之，由此移位暫存器輸入各個(gè)取樣閘的取樣訊號將產(chǎn)生重疊現(xiàn)象，而對取樣的精確性，乃至于畫面顯示的正確性造成嚴(yán)重的影響。
以上是針對源級驅(qū)動(dòng)電路34內(nèi)的移位暫存器342進(jìn)行描述。然而，掃描驅(qū)動(dòng)電路36內(nèi)亦有一移位暫存器，依據(jù)垂直時(shí)脈信號VCK與垂直激活信號VST產(chǎn)生掃描信號逐列輸入畫素矩陣22內(nèi)。此位于掃描驅(qū)動(dòng)電路36內(nèi)的移位暫存器也可能產(chǎn)生如圖4B所示的情況，也就是相鄰二級架構(gòu)輸出的掃描信號產(chǎn)生重疊的現(xiàn)象。此重疊現(xiàn)象將影響連接至各個(gè)薄膜晶體管124的啟閉時(shí)間的正確性，而對顯示數(shù)據(jù)D寫入畫素矩陣22的正確與否造成嚴(yán)重的影響。
本發(fā)明采用一無重疊技術(shù)，改善傳統(tǒng)移位暫存器輸出信號重疊的問題，以使顯示器資料取樣與資料寫入的動(dòng)作更為精確。

發(fā)明內(nèi)容
本發(fā)明的主要目的是針對傳統(tǒng)單時(shí)脈驅(qū)動(dòng)移位暫存器，其輸出信號重疊而影響顯示器畫面正確性的問題，提出一種解決的方法。
本發(fā)明提供一種平面顯示器的驅(qū)動(dòng)電路，其具有一種單時(shí)脈驅(qū)動(dòng)移位暫存器，依據(jù)一時(shí)脈信號與一起始信號，以產(chǎn)生取樣信號或是掃描信號。此單時(shí)脈驅(qū)動(dòng)移位暫存器具有多級(Stage)架構(gòu)，其中，第M級架構(gòu)包括一栓鎖(latch)單元、一邏輯單元與一無重疊信號緩沖器(Non-overlap buffer)。栓鎖單元依據(jù)一時(shí)脈信號，栓鎖來自第M-1級架構(gòu)的輸入信號。邏輯單元連接于栓鎖單元的輸出端，以對栓鎖單元的輸出信號與時(shí)脈信號進(jìn)行邏輯運(yùn)算。無重疊信號緩沖器連接于邏輯單元的輸出端，包括至少三個(gè)相互串接的反向器。并且，耦接于邏輯單元輸出端的第奇數(shù)個(gè)反向器的輸出信號，是饋入第M+1級架構(gòu)的栓鎖單元內(nèi)。同時(shí)，來自第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，是饋入此第M級架構(gòu)的無重疊信號緩沖器或是邏輯單元，以延遲無重疊信號緩沖器的輸出信號。
一種單時(shí)脈驅(qū)動(dòng)移位暫存器，具有多級架構(gòu)，第M級架構(gòu)包括一栓鎖單元，是依據(jù)一時(shí)脈信號，以栓鎖來自第M-1級架構(gòu)的輸入信號；一邏輯單元，連接于該栓鎖單元的輸出端，將該栓鎖單元的輸出信號與該時(shí)脈信號進(jìn)行邏輯運(yùn)算；及一無重疊信號緩沖器，連接于該邏輯單元的輸出端，包括至少三個(gè)相互串接的反向器；其中，該無重疊信號緩沖器中，耦接于該邏輯單元輸出端的該第奇數(shù)個(gè)反向器的輸出信號，是饋入第M+1級架構(gòu)的栓鎖單元，并且，第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，饋入該無重疊信號緩沖器或該邏輯單元，以延遲該無重疊信號緩沖器的輸出信號。


圖1為一典型主動(dòng)矩陣式液晶顯示器的方塊示意圖。
圖2為一典型移位暫存器的電路圖。
圖3為顯示圖2典型的移位暫存器內(nèi)，不同位置的電訊號的波型圖。
圖4A為典型單時(shí)脈驅(qū)動(dòng)四級架構(gòu)移位暫存器的仿真輸出波形圖。
圖4B為圖4A中，相鄰二級架構(gòu)的仿真輸出波形的放大圖。
圖5為本發(fā)明驅(qū)動(dòng)系統(tǒng)一較佳實(shí)施例的方塊示意圖。
圖6為本發(fā)明單時(shí)脈驅(qū)動(dòng)移位暫存器一較佳實(shí)施例的電路圖。
圖7為本發(fā)明單時(shí)脈驅(qū)動(dòng)移位暫存器另一實(shí)施例的電路圖。
圖8A為本發(fā)明單時(shí)脈驅(qū)動(dòng)四級架構(gòu)移位暫存器的仿真輸出波形圖。
圖8B為圖8A中，相鄰二級架構(gòu)的仿真輸出波形的放大圖。
符號說明液晶顯示器10液晶顯示面板20畫素矩陣22 畫素組件122薄膜晶體管124 驅(qū)動(dòng)系統(tǒng)30，50控制電路32，60 源極驅(qū)動(dòng)電路34，70掃描驅(qū)動(dòng)電路36，80 移位暫存器342，40取樣閘344，74 栓鎖單元42，722邏輯單元44，724 反向器46，728
單時(shí)脈驅(qū)動(dòng)移位暫存器72 無重疊信號緩沖器具體實(shí)施方式

請參照圖5所示，為本發(fā)明驅(qū)動(dòng)系統(tǒng)50一較佳實(shí)施例的方塊示意圖。如圖中所示，此驅(qū)動(dòng)系統(tǒng)50包括一控制電路60、一源極驅(qū)動(dòng)電路(sourcedriver)70與一掃描驅(qū)動(dòng)電路(scan driver)80。其中，控制電路60提供顯示數(shù)據(jù)D、水平時(shí)脈信號HCK與水平激活信號HST至源極驅(qū)動(dòng)電路70，同時(shí)，亦提供垂直時(shí)脈信號VCK與垂直激活信號VST至掃描驅(qū)動(dòng)電路80。源極驅(qū)動(dòng)電路70包括一單時(shí)脈驅(qū)動(dòng)移位暫存器72與復(fù)數(shù)個(gè)取樣閘74，其中，每一個(gè)取樣閘74為對應(yīng)至顯示面板的畫素矩陣(未圖標(biāo))中同一行的畫素。來自控制電路60的水平時(shí)脈信號HCK與水平激活信號HST為輸入單時(shí)脈驅(qū)動(dòng)移位暫存器72內(nèi)，以產(chǎn)生取樣信號(sampling signal)Sa依序輸入各個(gè)取樣閘74。通入有取樣信號Sa的取樣閘74開啟，以使顯示數(shù)據(jù)D得以經(jīng)過此取樣閘74逐行輸入畫素矩陣內(nèi)。
請參照圖6所示，為圖5的單時(shí)脈驅(qū)動(dòng)移位暫存器72一較佳實(shí)施例的電路圖。為了簡化起見，圖中僅就此單時(shí)脈驅(qū)動(dòng)移位暫存器72的第M級至第M+1級的架構(gòu)(Stage)進(jìn)行說明。如圖中所示，此單時(shí)脈驅(qū)動(dòng)移位暫存器72的每一級架構(gòu)均具有一栓鎖(latch)單元722、一邏輯單元724與一無重疊信號緩沖器(Non-overlap buffer)726。
就第M級的架構(gòu)而言，其中的栓鎖單元722受到一水平時(shí)脈信號HCK所控制，并依據(jù)此水平時(shí)脈信號HCK，栓鎖來自第M-1級架構(gòu)(前一級架構(gòu))的輸入信號INP(M)。此栓鎖動(dòng)作將延長輸入信號INP(M)，使其電壓的下降時(shí)點(diǎn)與水平時(shí)脈信號HCK的電壓變化的時(shí)點(diǎn)相吻合。值得注意的是，對本發(fā)明單時(shí)脈驅(qū)動(dòng)移位暫存器72的第一級架構(gòu)而言，前一級架構(gòu)的輸入信號即INP(1)是前述來自控制電路60的水平激活信號HST。
邏輯單元724連接于栓鎖單元722的輸出端，以對栓鎖單元722的輸出信號與水平時(shí)脈信號HCK進(jìn)行“NAND”的邏輯運(yùn)算。值得注意的是，前述邏輯單元724并不僅限于使用單一NAND邏輯閘。此邏輯單元724也可以組合多個(gè)不同的邏輯閘，以產(chǎn)生“NAND”邏輯運(yùn)算的輸出結(jié)果。
無重疊信號緩沖器726連接于邏輯單元724的輸出端，并且，此無重疊信號緩沖器726由三個(gè)相互串接的反向器(inverter)所構(gòu)成。其中，耦接于邏輯單元724輸出端的第一個(gè)反向器的輸出信號，作為輸入信號INP(M+1)饋入第M+1級架構(gòu)(下一級架構(gòu))的栓鎖單元722內(nèi)。
其次，此無重疊信號緩沖器726的輸出信號D(M)除了作為取樣信號Sa輸入取樣閘74外，也饋入第M+1級架構(gòu)(下一級架構(gòu))的無重疊信號緩沖器726內(nèi)。同樣的，來自第M-1級架構(gòu)(前一級架構(gòu))的無重疊信號緩沖器726的輸出信號D(M-1)，饋入此第M級無重疊信號緩沖器726中。就一較佳實(shí)施例而言，此輸出信號D(M-1)為饋入耦接于邏輯單元724輸出端的第二個(gè)反向器，以使此反向器的輸出信號的電壓上升時(shí)點(diǎn)向后延遲。進(jìn)而使無重疊信號緩沖器726輸出信號D(M)的電壓上升時(shí)點(diǎn)向后延遲，以緩解輸出信號D(M-1)與D(M)的重疊現(xiàn)象。
如上述，可見，本發(fā)明的無重疊信號緩沖器726并不僅限于由三個(gè)反向器所構(gòu)成，而是可以根據(jù)需求，串接更多的反向器。而在此情況下，此無重疊信號緩沖器726中，耦接于邏輯單元724輸出端的第奇數(shù)個(gè)反向器的輸出信號，均可作為輸入信號INP(M+1)饋入第M+1級架構(gòu)(下一級架構(gòu))的栓鎖單元722內(nèi)。此外，來自第M-1級架構(gòu)(前一級架構(gòu))的無重疊信號緩沖器726的輸出信號D(M-1)，可以饋入此無重疊信號緩沖器726中，耦接于邏輯單元724輸出端的第偶數(shù)個(gè)反向器，而同樣可以達(dá)到延后輸出信號D(M)的電壓上升時(shí)點(diǎn)的目的。
如前述，由于無重疊信號緩沖器726的輸出信號D(M)，即圖5中所述的取樣信號Sa。而透過無重疊信號緩沖器726的運(yùn)作以延遲輸出信號D(M)的電壓上升時(shí)點(diǎn)，可以緩解取樣信號Sa的重疊現(xiàn)象，進(jìn)而提高取樣的精確性。
值得注意的是，為了配合水平時(shí)脈信號HCK的正負(fù)極性變化，在第M級架構(gòu)的栓鎖單元722中，受到水平時(shí)脈信號HCK所控制的晶體管是一N型晶體管，而第M+1級架構(gòu)的栓鎖單元722中，受到水平時(shí)脈信號HCK所控制的晶體管為一P形晶體管。也就是說，相鄰二級架構(gòu)的栓鎖單元722中，受到水平時(shí)脈信號HCK所控制的晶體管的極性相反。同樣的，為了配合水平時(shí)脈信號HCK的正負(fù)極性變化，并使邏輯單元724正常運(yùn)作，若是水平時(shí)脈信號HCK所控制的晶體管為N型，則水平時(shí)脈信號HCK必須經(jīng)過一反向器728反轉(zhuǎn)后，然后再輸入邏輯單元724內(nèi)。
請參照圖7所示，為圖5的單時(shí)脈驅(qū)動(dòng)移位暫存器72另一實(shí)施例的電路圖。為了簡化起見，圖中僅就此單時(shí)脈驅(qū)動(dòng)移位暫存器72的第M級至第M+1級的架構(gòu)進(jìn)行說明。相較于圖6的單時(shí)脈驅(qū)動(dòng)移位暫存器72，本實(shí)施例的無重疊信號緩沖器726的輸出信號D(M)，饋入第M+1級架構(gòu)(下一級架構(gòu))的邏輯單元724。同樣的，來自第M-1級架構(gòu)(前一級架構(gòu))的無重疊信號緩沖器726的輸出信號D(M-1)，是饋入此第M級的邏輯單元724中，以使此邏輯單元724的輸出信號的電壓上升時(shí)點(diǎn)向后延遲。進(jìn)而使無重疊信號緩沖器726輸出信號D(M)的電壓的上升時(shí)點(diǎn)向后延遲，以緩解輸出信號D(M-1)與D(M)的重疊現(xiàn)象，提高取樣的精確性。
請參照圖8A所示，為圖6的單時(shí)脈驅(qū)動(dòng)移位暫存器72的仿真輸出波形圖。此仿真結(jié)果是以四級架構(gòu)的移位暫存器進(jìn)行仿真。圖中的V(STX)即對應(yīng)至水平起始信號HST，V(CLK)即對應(yīng)至水平時(shí)脈信號HCK，而V(OUT_A1)至V(OUT_A4)分別代表第一級至第四級架構(gòu)的輸出信號，即對應(yīng)至D(1)至D(4)。
請同時(shí)參照圖8B所示，為此圖8A中相鄰二級架構(gòu)的仿真輸出信號V(OUT_A1)與V(OUT_A2)的波形的放大圖。相較于圖4B傳統(tǒng)移位暫存器的輸出結(jié)果，本發(fā)明單時(shí)脈驅(qū)動(dòng)移位暫存器的運(yùn)作顯然可以緩和相鄰二級架構(gòu)輸出信號V(OUT_A1)與V(OUT_A2)的重疊現(xiàn)象。因此，本發(fā)明的移位暫存器可以避免取樣信號的重疊現(xiàn)象，以提高取樣的精確性，同時(shí)確保畫面顯示的正確性。
以上實(shí)施例，是針對源級驅(qū)動(dòng)電路70內(nèi)的移位暫存器72進(jìn)行描述。然而，掃描驅(qū)動(dòng)電路80內(nèi)亦有一移位暫存器(未圖標(biāo))，依據(jù)控制電路60所產(chǎn)生的垂直時(shí)脈信號VCK與垂直激活信號VST，而產(chǎn)生掃描信號逐列輸入畫素矩陣內(nèi)。此掃描驅(qū)動(dòng)電路80，也可由本發(fā)明移位暫存器的設(shè)計(jì)，改善其輸出的掃描信號的重疊現(xiàn)象。以使畫素矩陣中各個(gè)薄膜晶體管的啟閉時(shí)間正確無誤，進(jìn)而確保顯示數(shù)據(jù)正確寫入畫素矩陣中。
權(quán)利要求
1.一種單時(shí)脈驅(qū)動(dòng)移位暫存器，具有多級架構(gòu)，其特征在于，第M級架構(gòu)包括一栓鎖單元，是依據(jù)一時(shí)脈信號，以栓鎖來自第M-1級架構(gòu)的輸入信號；一邏輯單元，連接于該栓鎖單元的輸出端，將該栓鎖單元的輸出信號與該時(shí)脈信號進(jìn)行邏輯運(yùn)算；及一無重疊信號緩沖器，連接于該邏輯單元的輸出端，包括至少三個(gè)相互串接的反向器；其中，該無重疊信號緩沖器中，耦接于該邏輯單元輸出端的該第奇數(shù)個(gè)反向器的輸出信號，是饋入第M+1級架構(gòu)的栓鎖單元，并且，第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，饋入該無重疊信號緩沖器或該邏輯單元，以延遲該無重疊信號緩沖器的輸出信號。
2.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，耦接于該邏輯單元輸出端的該第一個(gè)反向器的輸出信號，饋入第M+1級架構(gòu)的栓鎖單元。
3.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，第1級架構(gòu)的栓鎖單元是依據(jù)該時(shí)脈信號栓鎖一起始信號，以激活該單時(shí)脈驅(qū)動(dòng)移位暫存器。
4.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，該無重疊信號緩沖器是由奇數(shù)個(gè)相互串接的反向器所構(gòu)成。
5.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，該第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，是饋入該無重疊信號緩沖器，耦接于該邏輯單元輸出端的第偶數(shù)個(gè)反向器。
6.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，該第M級架構(gòu)的栓鎖單元中，受到該時(shí)脈信號所控制的晶體管，與第M+1級架構(gòu)的栓鎖單元中，受到該時(shí)脈信號所控制的晶體管，分別為一N型與一P型交錯(cuò)排列的晶體管。
7.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，當(dāng)該第M級架構(gòu)的栓鎖單元中，受到該時(shí)脈信號所控制的晶體管為N型，該時(shí)脈信號經(jīng)反轉(zhuǎn)后再輸入該邏輯單元。
8.如權(quán)利要求1所述的單時(shí)脈驅(qū)動(dòng)移位暫存器，其特征在于，該邏輯單元為一NAND邏輯閘。
9.一種平面顯示器驅(qū)動(dòng)電路，其特征在于，具有一種單時(shí)脈驅(qū)動(dòng)移位暫存器，依據(jù)一時(shí)脈信號與一起始信號，產(chǎn)生取樣信號或是掃描信號，該單時(shí)脈驅(qū)動(dòng)移位暫存器具有多級架構(gòu)，其中，第M級架構(gòu)包括一栓鎖單元，受到該時(shí)脈信號所控制，并且，第M-1級架構(gòu)的輸出信號饋入該栓鎖單元內(nèi)；一邏輯單元，連接于該栓鎖單元的輸出端，以將該栓鎖單元的輸出信號與該時(shí)脈信號進(jìn)行邏輯運(yùn)算；及一無重疊信號緩沖器，連接于該邏輯單元的輸出端，由奇數(shù)個(gè)相互串接的反向器所構(gòu)成；其中，該無重疊信號緩沖器中，耦接于該邏輯單元輸出端的該第奇數(shù)個(gè)反向器的輸出信號，饋入第M+1級架構(gòu)的栓鎖單元，并且，第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，饋入該無重疊信號緩沖器或該邏輯單元，以延遲該無重疊信號緩沖器的輸出信號。
10.如權(quán)利要求9所述的平面顯示器驅(qū)動(dòng)電路，其特征在于，耦接于該邏輯單元輸出端的該第一個(gè)反向器的輸出信號，饋入第M+1級架構(gòu)的栓鎖單元。
11.如權(quán)利要求9所述的平面顯示器驅(qū)動(dòng)電路，其特征在于，該第M-1級架構(gòu)的無重疊信號緩沖器的輸出信號，饋入耦接于該邏輯單元輸出端的第偶數(shù)個(gè)反向器。
12.如權(quán)利要求9所述的平面顯示器驅(qū)動(dòng)電路，其特征在于，該邏輯單元為一NAND邏輯閘。
全文摘要
一種單時(shí)脈驅(qū)動(dòng)移位暫存器，具有多級(Stage)架構(gòu)，其中，第M級架構(gòu)包括一栓鎖(latch)單元、一邏輯單元與一無重疊信號緩沖器(Non－overlap buffer)。栓鎖單元是依據(jù)一時(shí)脈信號，栓鎖來自第M－1級架構(gòu)的輸入信號。邏輯單元連接于栓鎖單元的輸出端，以對栓鎖單元的輸出信號與時(shí)脈信號進(jìn)行NAND的邏輯運(yùn)算。無重疊信號緩沖器連接于邏輯單元的輸出端，包括三個(gè)相互串接的反向器。并且，其中耦接至邏輯單元輸出端的第一個(gè)反向器的輸出信號，是饋入第M+1級架構(gòu)的栓鎖單元內(nèi)。同時(shí)，來自第M－1級架構(gòu)的無重疊信號緩沖器的輸出信號，是饋入此第M級架構(gòu)的無重疊信號緩沖器或是邏輯單元，以延遲無重疊信號緩沖器的輸出信號。
文檔編號G09G3/20GK1588525SQ200410070488
公開日2005年3月2日 申請日期2004年8月3日 優(yōu)先權(quán)日2004年8月3日
發(fā)明者曾戎駿, 劉圣超, 尤建盛 申請人:友達(dá)光電股份有限公司