專利名稱：顯示控制電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種顯示控制電路，控制從存儲顯示數(shù)據(jù)的隨機存取存儲器(RAM)向顯示裝置傳送該顯示數(shù)據(jù)，更具體地說，涉及一種在利用顯示數(shù)據(jù)用的單端口RAM來保持顯示數(shù)據(jù)并進行顯示的電路中，可防止通過CPU對顯示數(shù)據(jù)的寫入/讀出處理和從單端口RAM向顯示裝置傳送顯示數(shù)據(jù)的傳送處理之間發(fā)生沖突的顯示控制電路。
背景技術(shù)：
內(nèi)置單端口RAM，并通過CPU的控制對單端口RAM進行顯示數(shù)據(jù)的寫入/讀出操作，同時，當(dāng)顯示數(shù)據(jù)從單端口RAM向顯示屏(顯示裝置)傳送時，寫入/讀出指令和顯示讀出的指令之間會發(fā)生沖突，從而導(dǎo)致顯示數(shù)據(jù)可能遭到破壞。為了避免由于上述沖突所造成的數(shù)據(jù)破壞，目前采取了各種對應(yīng)措施。例如，特開昭63-234316號公報公開了通過設(shè)置存取裁定電路，對存取的有效或無效進行控制的方法、以及確定在一定期間內(nèi)可存取的對象的方法。此外，在特開2003-288202號公報的現(xiàn)有電路中，公開了在顯示讀出期間使標(biāo)志位有效從而禁止來自CPU的存取的方法、以及用于改善由于寫入/讀出和顯示讀出的周期變長的缺點的內(nèi)部同步電路。
特開昭63-234316號公報所公開的方法和特開2003-288202號公報所公開的現(xiàn)有電路采用的是在顯示數(shù)據(jù)的讀出期間使來自CPU的存取等待從而避免數(shù)據(jù)沖突的方式。如特開2003-288202號公報中所提出的問題那樣，這種方式不僅增大了CPU側(cè)的控制系統(tǒng)的負荷，也造成了通過RAM傳送顯示數(shù)據(jù)的周期變長。
在特開2003-288202號公報中，公開了通過使顯示數(shù)據(jù)的讀出請求等待，而使來自CPU的存取優(yōu)先的電路。
在特開2003-288202號公報中，在顯示數(shù)據(jù)的讀出請求中發(fā)生來自CPU的存取時，必須有判斷顯示數(shù)據(jù)的讀出是否結(jié)束的標(biāo)志位，為了實現(xiàn)該標(biāo)志位，需要設(shè)置延遲電路等，從而造成電路復(fù)雜化。另外，如果采用只通過延遲電路來確定顯示讀出期間的電路，則由于因制造條件的差異以及偏差所產(chǎn)生的延遲時間不同，因而，當(dāng)因例如工廠等的改變而造成工藝條件改變時，要確認電路的動作是否出現(xiàn)問題，往往會發(fā)生諸如需要改變延遲電路的級數(shù)或改變晶體管尺寸等再設(shè)計的情況。
發(fā)明內(nèi)容
鑒于上述問題，本發(fā)明的目的在于提供一種顯示控制電路，不受制造條件的差異以及偏差的影響、可防止從存儲顯示數(shù)據(jù)的隨機存取存儲器向顯示裝置傳送顯示數(shù)據(jù)的傳送處理與通過CPU對顯示數(shù)據(jù)的寫入/讀出處理之間發(fā)生沖突。
為了實現(xiàn)上述目的，本發(fā)明的特征結(jié)構(gòu)在于，內(nèi)置有存儲顯示數(shù)據(jù)的隨機存取存儲器的顯示控制電路包括振蕩電路，振蕩產(chǎn)生用來規(guī)定傳送期間的基準(zhǔn)時鐘，該傳送期間是將前述顯示數(shù)據(jù)從上述隨機存取存儲器向顯示裝置傳送的傳送期間；以及計數(shù)電路，對前述基準(zhǔn)時鐘的時鐘數(shù)進行計數(shù)，通過前述計數(shù)電路對前述基準(zhǔn)時鐘進行計數(shù)來確定前述傳送期間。
而且，本發(fā)明所涉及的顯示控制電路的特征還在于，當(dāng)前述振蕩電路，在振蕩停止時收到從前述隨機存取存儲器向前述顯示裝置的前述顯示數(shù)據(jù)的傳送請求時，則振蕩開始；當(dāng)在振蕩時收到CPU發(fā)出的對前述隨機存取存儲器的存取請求時，則前述振蕩停止；通過前述存取請求停止，使停止的前述振蕩再次開始。
根據(jù)具有上述特征的本發(fā)明，將顯示數(shù)據(jù)從隨機存取存儲器讀出并向顯示裝置傳送所需的傳送期間是通過內(nèi)置的振蕩電路振蕩所產(chǎn)生的基準(zhǔn)時鐘的計數(shù)電路的計數(shù)數(shù)目來確定的，因此，傳送期間可通過邏輯電路的電路動作來保證?？傊?，即使由于制造條件或工作電壓發(fā)生變化，而使伴隨隨機存取存儲器的存取的電路延遲時間也發(fā)生變化時，振蕩電路也將產(chǎn)生同樣的電路延遲，從而使基準(zhǔn)時鐘的周期發(fā)生變化，傳送期間也就會相應(yīng)地變化，因此保證了傳送期間。
并且，因為當(dāng)振蕩電路在振蕩停止時收到從隨機存取存儲器向顯示裝置的顯示數(shù)據(jù)的傳送請求時開始振蕩，所以在沒有通過CPU對隨機存取存儲器的存取請求的情況下，傳送期間隨著傳送請求而開始，并且顯示數(shù)據(jù)的傳送可以在該傳送期間內(nèi)結(jié)束。再有，因為當(dāng)振蕩電路在振蕩中收到CPU發(fā)出的對上述隨機存取存儲器的存取請求時停止振蕩；在上述存取請求結(jié)束時再次開始已停止的上述振蕩，所以在顯示數(shù)據(jù)的傳送請求期間，發(fā)生了來自CPU的存取時，可以優(yōu)先地處理該CPU的存取，在來自CPU的存取結(jié)束后，傳送期間自動地開始，并執(zhí)行顯示數(shù)據(jù)的傳送。其結(jié)果是，不需要由CPU方面確認顯示數(shù)據(jù)傳送結(jié)束，簡化了電路結(jié)構(gòu)，也減輕了CPU方面的控制負擔(dān)。
圖1是本發(fā)明所涉及的顯示控制電路的一個實施方式中關(guān)鍵電路的構(gòu)成例的邏輯電路圖。
圖2是表示本發(fā)明所涉及的顯示控制電路的一個實施方式中的工作時序的時序圖。
圖3是表示本發(fā)明所涉及的顯示控制電路的一個實施方式中的工作時序的時序圖。
圖4是表示本發(fā)明所涉及的顯示控制電路的一個實施方式中的工作時序的時序圖。
具體實施例方式
以下結(jié)合附圖，對本發(fā)明所涉及的顯示控制電路(以下適當(dāng)?shù)胤Q為“本發(fā)明電路”)的一個實施方式進行說明。
圖1示出本發(fā)明電路的控制電路部1的電路例。如圖1所示，控制電路部1包括3個電路塊2～4，輸出用于定義傳送期間的傳送指令信號LOADar，該傳送期間是從存儲顯示數(shù)據(jù)的隨機存取存儲器(以下稱為“顯示RAM”。未圖示)讀出顯示數(shù)據(jù)并向顯示裝置(未圖示)傳送的傳送期間。3個電路塊2～4中的一個是含有產(chǎn)生第1基準(zhǔn)時鐘RING1和RING1B的第1振蕩電路17的第1電路塊2；另一個是含有產(chǎn)生第2基準(zhǔn)時鐘RING2和RING2B的第2振蕩電路39并生成傳送指令信號LOADar的第2電路塊3；剩下的一個是構(gòu)成對第1或第2基準(zhǔn)時鐘RING1B和RING2B的時鐘數(shù)進行計數(shù)的計數(shù)電路的第3電路塊4。
在圖1中，在信號名的末尾加上了“B”的信號表示“L”(低電平)期間有效的信號，當(dāng)存在以相同的信號名在末尾加上“B”和不加“B”的信號時，兩個信號的信號電平為相互反相的關(guān)系。例如第1基準(zhǔn)時鐘RING1和RING1B。
從外部輸入到控制電路部1的輸入信號包括三個信號，即LOAD信號、SELCPU信號和ACLB信號。LOAD信號是顯示數(shù)據(jù)的讀取請求信號(從RAM向顯示裝置的傳送請求信號)，SELCPU信號是CPU的存取請求信號。這兩個信號的輸入電平為“H”(高電平)期間是各個請求都有效的存取期間。ACLB信號是對控制電路部1整體的復(fù)位信號，其在“L”(低電平)期間將各電路塊2～4復(fù)位。
而且，圖1中的符號12、32、43、44所表示的邏輯電路是D型觸發(fā)器，其在向時鐘端CK的輸入信號上升沿將輸入到數(shù)據(jù)輸入端D的輸入信號值鎖存，并將鎖存的數(shù)據(jù)輸出到數(shù)據(jù)輸出端Q。從數(shù)據(jù)輸出端QB輸出數(shù)據(jù)輸出端Q所輸出的輸出信號的反相信號。當(dāng)向復(fù)位端R輸入“H”信號時，輸入數(shù)據(jù)的鎖存被復(fù)位，數(shù)據(jù)輸出端Q的輸出變?yōu)椤癓”(低電平)。
第1振蕩電路17和第2振蕩電路39分別由環(huán)形振蕩器(ringoscillator)構(gòu)成，分別設(shè)置于第1振蕩電路17和第2振蕩電路39中的電路16和36是例如由偶數(shù)級的反相器電路縱向排列連接而成的延遲電路，用于調(diào)整各振蕩電路17和39的振蕩周期而設(shè)置。
接下來，參照圖2～圖4所示的時序圖，對本發(fā)明電路的控制電路部1的動作進行說明。
首先，參照圖2，假設(shè)在顯示數(shù)據(jù)的傳送請求與來自CPU的存取請求之間沒有沖突的情況下，對控制電路部1進行概括說明。另外，在圖2～圖4中，LP表示基于例如液晶顯示裝置中的水平同步信號的信號，信號LP的“H”期間表示1水平線的顯示期間。
通過LOAD信號的上升沿，第1電路塊2的觸發(fā)器12鎖存“H”電平的輸入數(shù)據(jù)，使內(nèi)部信號LOADnew信號變?yōu)椤癏”。由于LOADnew信號變?yōu)椤癏”，使第1振蕩電路17(環(huán)形振蕩器電路)有效并開始振蕩。當(dāng)?shù)?電路塊4對RING1的脈沖計數(shù)3次時，RESET1信號變?yōu)椤癏”后，使第1電路塊2和第3電路塊4的觸發(fā)器12、43、44復(fù)位。結(jié)果，LOADnew信號變?yōu)椤癓”，從而第1振蕩電路17停止振蕩。RESET1信號是基于第1基準(zhǔn)時鐘RING1B的、從第3電路塊4輸出的RESET信號。
在如圖2所示的情況下，由于沒有來自CPU的存取請求，SELCPU信號保持“L”，故第2電路塊3的觸發(fā)器32不工作，LOADar信號的波形與LOADnew信號相同。調(diào)整延遲電路16的晶體管尺寸和級數(shù)等，使從顯示RAM讀出(傳送)顯示數(shù)據(jù)可以在LOADar信號的“H”期間完成。
在如圖1所示的控制電路部1中，通過對內(nèi)部的第1振蕩電路17的振蕩周期進行計數(shù)來設(shè)置LOADar信號的“H”期間(相當(dāng)于顯示數(shù)據(jù)的傳送期間)，因此，對于因電源電壓等的變化而造成的延遲時間變化，必須確保對基準(zhǔn)時鐘進行3次計數(shù)，使動作在邏輯上不會發(fā)生變化。然而，由于基準(zhǔn)時鐘的振蕩周期是由采用了延遲電路的環(huán)形振蕩器構(gòu)成的，故振蕩周期會隨著延遲電路16和36的延遲時間的變化而變化。
如圖1所示的控制電路部1是在與顯示RAM(未圖示)相同的半導(dǎo)體襯底上構(gòu)成的，因此顯示RAM和控制電路部1可通過相同的制造工序制造。LOADar信號的“H”期間是通過對第1或第2振蕩電路17、39的振蕩周期進行計數(shù)而確定的，因此，在顯示RAM的晶體管動作有延遲的情況下，分別含有延遲電路16、36的振蕩電路17、39的動作也會延遲，并且LOADar信號的“H”期間也隨著顯示RAM的傳送速度的降低而延長，從而防止了讀出錯誤。
下面參照圖3，對在顯示數(shù)據(jù)的傳送請求期間發(fā)生CPU的存取請求時的避免沖突的動作進行說明。
通過LOAD信號的上升沿，第1電路塊2的觸發(fā)器12鎖存“H”電平，使LOADnew信號變?yōu)椤癏”。由于LOADnew信號變?yōu)椤癏”，使第1振蕩電路17(環(huán)形振蕩器電路)有效而開始振蕩；但由于在第3電路塊4的計數(shù)電路的計數(shù)工作結(jié)束之前發(fā)生了來自CPU的存取請求，而使SELCPU變?yōu)椤癏”，因此，表示沖突檢測狀態(tài)的LOADnew信號和SELCPU信號的邏輯積(AND與)信號，即ABDCT信號變?yōu)椤癏”，第1電路塊2和第3電路塊4的觸發(fā)器43、44復(fù)位，而LOADnew和LOADar信號變?yōu)椤癓”并且對顯示RAM的讀取(傳送)操作中止，而只執(zhí)行CPU的存取，從而回避了沖突。另外，在圖1中，在第2電路塊3中生成LOADnew信號和SELCPU信號的NAND(與非)信號，即ABDCTB信號，取代ABDCT信號變?yōu)椤癏”的動作，ABDCTB信號變?yōu)椤癓”。兩者在邏輯上是完全等價的動作，由于執(zhí)行觸發(fā)器12、43、44的復(fù)位工作的信號是在“H”電平有效的信號，因此為了方便說明，采用ABDCT信號進行說明。
由于ABDCT信號變?yōu)椤癏”，故第2電路塊3的觸發(fā)器32的數(shù)據(jù)輸入端子D前級的由2個NOR電路22、23所構(gòu)成的鎖存電路的NOR電路23的輸出被鎖存在“H”電平，第2電路塊3的觸發(fā)器32在SELCPU信號的下降沿時工作，使數(shù)據(jù)輸出端Q的輸出信號，即PLUS信號變?yōu)椤癏”，從而第2電路塊3的第2振蕩電路39開始振蕩。換言之，第2電路塊3是CPU的存取請求結(jié)束后開始工作的電路。與圖2的說明同樣地，第3電路塊4對第2電路塊3的振蕩時鐘(第2基準(zhǔn)時鐘)進行計數(shù)，當(dāng)計數(shù)3個時鐘，RESET2信號變?yōu)椤癏”后，使第1電路塊2、第2電路塊3和第3電路塊4的各觸發(fā)器復(fù)位。這樣，PLUS信號也變?yōu)椤癓”，LOADar的“H”期間也隨之結(jié)束。RESET2信號是基于第2基準(zhǔn)時鐘RING2B的、從第3電路塊4輸出的RESET信號。
通過使第2電路塊3的延遲電路36的結(jié)構(gòu)與第1電路塊2的延遲電路16相同，從而第1電路塊2所生成的顯示數(shù)據(jù)的傳送期間與第2電路塊3所生成的顯示數(shù)據(jù)的傳送期間相同。因為第1電路塊2所生成的LOADar信號最初的“H”期間被CPU的存取請求所中斷，故顯示數(shù)據(jù)的傳送可能未結(jié)束。然而，由于在第2電路塊3所生成的LOADar信號的第二次“H”期間從頭開始傳送顯示RAM的顯示數(shù)據(jù)(讀取工作)，因此，可以確保顯示數(shù)據(jù)的傳送期間，并可靠地完成顯示數(shù)據(jù)向顯示裝置的傳送。
如上所述，根據(jù)本發(fā)明電路的控制電路部1，在顯示數(shù)據(jù)的傳送請求期間內(nèi)發(fā)生CPU的存取請求時，可通過中止顯示數(shù)據(jù)的傳送處理來避免沖突，并在CPU的存取請求解除后，再次傳送顯示數(shù)據(jù)。
通過LOAD信號的上升沿，第1電路塊2的觸發(fā)器12鎖存“H”電平，LOADnew信號變?yōu)椤癏”。然而，由于SELCPU的信號為“H”，故ABDCT信號立即變?yōu)椤癏”，使第1電路塊2和第3電路塊4的觸發(fā)器12、43、44復(fù)位，雖然LOADnew信號和LOADar信號暫時變?yōu)椤癏”，但會立即變?yōu)椤癓”。這樣，就避免了沖突。
當(dāng)CPU的存取請求結(jié)束時，SELCPU信號下降，第2電路塊3開始工作。與圖3所示的對沖突的說明中所述的沖突解除(CPU的存取請求的解除)后的動作一樣，第2電路塊3的觸發(fā)器32工作而使PLUS信號為“H”，第2電路塊3的第2振蕩電路39開始振蕩。第2電路塊3的振蕩時鐘(第2基準(zhǔn)時鐘)在第3電路塊4的計數(shù)電路中進行計數(shù)，當(dāng)計數(shù)3個時鐘，RESET2信號變?yōu)椤癏”后，使第1電路塊2、第2電路塊3、和第3電路塊4的全部觸發(fā)器12、32、43、44復(fù)位。這樣，PLUS信號也變?yōu)椤癓”，LOADar信號變?yōu)椤癓”，傳送期間(LOADar信號的“H”期間)也隨之結(jié)束。
如上所述，根據(jù)本發(fā)明電路的控制電路部1，在CPU的存取請求期間內(nèi)發(fā)生顯示數(shù)據(jù)的傳送請求時，也可以避免沖突，并在CPU的存取請求解除后，再次傳送顯示數(shù)據(jù)。
在上述實施方式中，對下述電路結(jié)構(gòu)進行了說明，即本發(fā)明電路的控制電路部1由3個電路塊構(gòu)成，在第1電路塊2中形成有第1振蕩電路17，該第1振蕩電路17一旦在振蕩停止期間收到從顯示RAM向顯示裝置傳送顯示數(shù)據(jù)的傳送請求時便開始振蕩；當(dāng)在振蕩時收到來自CPU的存取請求或計數(shù)電路對第1基準(zhǔn)時鐘的計數(shù)達到規(guī)定數(shù)(在上述實施方式為3次)時便停止振蕩，在第2電路塊3中形成有第2振蕩電路39，該第2振蕩電路39在振蕩停止期間根據(jù)來自CPU的存取請求的解除(停止)而開始振蕩；在振蕩期間當(dāng)計數(shù)電路對第2基準(zhǔn)時鐘的計數(shù)達到規(guī)定數(shù)時停止振蕩。但是，也可以將第1振蕩電路17與第2振蕩電路39的功能一體化構(gòu)成。也就是說，也可以采用下述結(jié)構(gòu)1個振蕩電路，當(dāng)在振蕩停止期間收到從顯示RAM向顯示裝置傳送顯示數(shù)據(jù)的傳送請求時開始振蕩；在振蕩過程中收到來自CPU的存取請求時停止振蕩；根據(jù)存取請求的解除(停止)而再次開始振蕩。
雖然根據(jù)一個優(yōu)選的實施方式對本發(fā)明進行了說明，但本領(lǐng)域的一般技術(shù)人員可以做出各種不超出本發(fā)明的范圍的修改和變更。本發(fā)明的范圍由權(quán)利要求所表示。
權(quán)利要求
1.一種顯示控制電路，內(nèi)置有存儲顯示數(shù)據(jù)的隨機存取存儲器，其特征在于，包括振蕩電路，用于振蕩產(chǎn)生規(guī)定傳送期間的基準(zhǔn)時鐘，該傳送期間是將所述顯示數(shù)據(jù)從所述隨機存取存儲器向顯示裝置傳送的傳送期間；以及計數(shù)電路，對所述基準(zhǔn)時鐘的時鐘數(shù)進行計數(shù)，通過所述計數(shù)電路對所述基準(zhǔn)時鐘進行計數(shù)的計數(shù)數(shù)目來確定所述傳送期間。
2.權(quán)利要求1所述的顯示控制電路，其特征在于，所述振蕩電路，當(dāng)在振蕩停止期間收到從所述隨機存取存儲器向所述顯示裝置的所述顯示數(shù)據(jù)的傳送請求時開始振蕩；在振蕩過程中收到來自CPU對所述隨機存取存儲器的存取請求時停止所述振蕩；根據(jù)所述存取請求的停止再次開始已停止的所述振蕩。
3.權(quán)利要求1所述的顯示控制電路，其特征在于，所述振蕩電路包括第1振蕩電路，當(dāng)在振蕩停止期間收到從所述隨機存取存儲器向所述顯示裝置的所述顯示數(shù)據(jù)的傳送請求時開始振蕩，當(dāng)在振蕩期間收到來自CPU對所述隨機存取存儲器的存取請求或所述計數(shù)電路對所述基準(zhǔn)時鐘的計數(shù)達到規(guī)定數(shù)時便停止振蕩；第2振蕩電路，在振蕩停止期間根據(jù)所述存取請求的停止而開始振蕩，在振蕩期間當(dāng)所述計數(shù)電路對所述基準(zhǔn)時鐘的計數(shù)達到規(guī)定數(shù)時便停止振蕩，所述基準(zhǔn)時鐘由所述第1振蕩電路和所述第2振蕩電路中任意一個振蕩電路的正在振蕩的時鐘而生成。
4.權(quán)利要求1所述的顯示控制電路，其特征在于，所述振蕩電路包括延遲電路。
5.權(quán)利要求1所述的顯示控制電路，其特征在于，所述振蕩電路由環(huán)形振蕩器電路構(gòu)成。
6.權(quán)利要求1所述的顯示控制電路，其特征在于，在從所述隨機存取存儲器向所述顯示裝置輸出所述顯示數(shù)據(jù)的傳送指令信號期間，如果收到來自CPU對所述隨機存取存儲器的存取請求，則停止所述傳送指令信號的輸出，并在所述存取請求停止后，再次輸出已停止的所述傳送指令信號。
7.權(quán)利要求1所述的顯示控制電路，其特征在于，在來自CPU對所述隨機存取存儲器的存取請求的輸入期間，如果收到從所述隨機存取存儲器向所述顯示裝置的所述顯示數(shù)據(jù)的傳送請求，則在所述存取請求停止后，從所述隨機存取存儲器向所述顯示裝置輸出所述顯示數(shù)據(jù)的傳送指令信號。
全文摘要
內(nèi)置有存儲顯示數(shù)據(jù)的RAM的顯示控制電路，包括振蕩電路，用于振蕩產(chǎn)生規(guī)定傳送期間的基準(zhǔn)時鐘，該傳送期間是將顯示數(shù)據(jù)從RAM向顯示裝置傳送的傳送期間；以及計數(shù)電路，對基準(zhǔn)時鐘的時鐘數(shù)進行計數(shù)，通過計數(shù)電路對基準(zhǔn)時鐘進行計數(shù)的計數(shù)數(shù)目來確定傳送期間。再者，振蕩電路，當(dāng)在振蕩停止期間收到顯示數(shù)據(jù)的傳送請求時開始振蕩；在振蕩時收到來自CPU的存取請求時停止振蕩；根據(jù)存取請求的停止而再次開始已停止的振蕩。
文檔編號G09G5/00GK1680997SQ2005100638
公開日2005年10月12日 申請日期2005年4月7日 優(yōu)先權(quán)日2004年4月7日
發(fā)明者山崎博之 申請人:夏普株式會社