專利名稱：集成型有源OLED的全p溝道P－SiTFT屏上驅動電路的制作方法
技術領域：
本發(fā)明屬于電致發(fā)光驅動技術領域，具體的說，涉及一種驅動有源OLED顯示屏發(fā)光的集成型屏上驅動電路結構，并且該電路結構由全P溝道P-Si TFT制作。
背景技術：
OLED是一種新興的平板顯示器件，由于其超輕薄、高亮度、廣視角、自發(fā)光、響應速度快、高清晰、低能耗、低溫和抗震性能優(yōu)異、制造成本低、可以制成可彎曲的顯示屏等優(yōu)點，使其具有廣闊的應用前景。
按照驅動方式的不同OLED顯示屏可分為無源驅動(Passive Matrix OLED，PMOLED)和有源驅動(Active Matrix OLED，AMOLED)兩種。PMOLED顯示屏的像素沒有單元驅動電路，是通過對OLED上、下電極所形成的矩陣掃描來完成顯示驅動。在無源驅動方式中，OLED器件的工作信號是占空比很小的脈沖，隨著顯示屏中像素數(shù)目的增多，為使OLED顯示屏達到足夠的亮度，無源矩陣的驅動中需要瞬間高電流和電壓，由此產(chǎn)生一系列問題，如器件工作壽命下降、顯示屏的平均功耗增加，因為此時發(fā)光器件工作在低效率區(qū)段；同時導致引線上的電壓損耗也增加等。無源矩陣很難實現(xiàn)高亮度和高分辨率，故PMOLED局限于低于240行的4英寸的顯示屏。目前無源矩陣(PM)單色低信息含量的OLED顯示屏已進入應用領域。而在AMOLED顯示屏中，每個像素單元都帶有由存儲電容和薄膜晶體管(Thin Film Transistor，TFT)組成的單元驅動電路。盡管這樣會使AMOLED顯示屏的制作工藝復雜，制作成本提高，但在有源驅動方式中，發(fā)光元件在整幀的時間內(nèi)都處于工作狀態(tài)，這樣可以解決無源OLED顯示屏所遇到的上述問題，使OLED處于低電流(或低電壓)工作，顯示屏可以獲得更高的工作效率和亮度，也有利于提高OLED顯示屏的壽命。
目前AMOLED顯示屏的驅動電路，主要有兩種解決方案，一種是利用非晶硅(a-SiAmorphous silicon)TFT技術，另外一種是多晶硅(p-Siploy-crystalSilicon)TFT技術。a-Si TFT具有工藝簡單、成熟、價格低、易于制成較大面積和TFT制備成品率高等優(yōu)點。但是，a-Si TFT由于遷移率小，在相同器件尺寸時提供的電流小，并且只有N溝道器件。而p-Si TFT由于其遷移率高，響應速度快，圖像數(shù)據(jù)寫入時間短，易于實現(xiàn)大面積的視頻顯示，并且p-Si TFT可采用N溝道和P溝道兩種結構，當像素驅動電路中的驅動管為P溝道p-Si TFT時，OLED可采用性能較好的常規(guī)結構器件(底電極出光)與之配合，而a-Si TFT只有N溝道器件，當OLED采用常規(guī)結構器件時存在問題，需采用性能尚待改進的上電極出光型OLED。使用p-Si TFT可將部分外圍驅動電路集成于顯示屏的襯底上，大大減少外接引線，降低外圍驅動電路的復雜性。因此，目前國際上采用p-Si TFT已經(jīng)成為了大尺寸AMOLED研究和開發(fā)的一種趨勢，也成為當前OLED領域的熱點之一。
目前，集成于顯示屏襯底上的行驅動器、列驅動器以及像素驅動電路，通常是利用互補式多晶硅TFT技術制備的。但是，傳統(tǒng)的制作互補式TFT的步驟是制作a-Si TFT的2倍，是制作P溝道P-Si TFT的1.3倍?；パa式TFT制作工藝的復雜性，導致成品率下降。并且，N溝道TFT的耐熱性能以及穩(wěn)定性能都沒有P溝道TFT好。如果能將整個屏上驅動電路部分都采用P溝道P-Si TFT制作，將使TFT的制作工藝大為簡化，成本也降低并且有利于顯示屏成品率的提高。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種用于集成型有源OLED顯示屏的屏上驅動電路結構，其能將部分外圍驅動電路集成在顯示屏襯底上，而且能使TFT的制作工藝大為簡化，降低成本，提高成品率，其能夠大幅減少外接引線，降低外圍驅動電路的復雜性。
本發(fā)明所述的顯示屏驅動電路包括行驅動器、列驅動器、像素驅動電路陣列，整個屏上驅動電路都是由全P溝道的P-Si(Poly-Silicon)TFT(Thin Film Transistor)構成，其是通過下述方法和電路實現(xiàn)的行驅動器由行移位寄存器和行緩沖器構成，它能產(chǎn)生具有特定波形的行驅動信號RD，為像素驅動電路提供行選通信號，逐行開啟OLED像素驅動電路陣列中的開關TFT管；每個行移位寄存器單元由6個P溝道P-Si TFT構成，在基本時鐘信號CLKH1～CLKH6以及起始信號VSTH的作用下產(chǎn)生基本行信號R；其中，CLKH1～CLKH6是一種脈沖信號，幅度為-10V～+10V，占空比為1/4(本文中出現(xiàn)的占空比均定義為信號的低電平時間比信號周期)，頻率由顯示屏的分辨率M×N×3以及顯示屏的刷新頻率F決定，大小為 CLKH1，CLKH2，CLKH3，CLKH4的低電平脈沖依次延遲 時間，CLKH5比CLKH3提前一個周期 CLKH6比CLKH4提前一個周期 VSTH是一種脈沖信號，幅度為-10V～+10V，占空比1/M，頻率與顯示屏刷新頻率F相等，當其在該幀時間內(nèi)的低電平結束時，時鐘信號CLKH1開始該幀時間內(nèi)的第一次低電平；經(jīng)過行移位寄存器單元得到的基本行信號R是一種脈沖信號，幅度為-10V～+10V，占空比為1/M，頻率與顯示屏的刷新頻率F相同，R1在該幀時間內(nèi)的低電平與時鐘信號CLKH1在該幀時間內(nèi)的第一次低電平同時出現(xiàn)，低電平持續(xù)時間與時鐘信號CLKH1的低電平持續(xù)時間相同，以后每一級移位寄存器的輸出相對于前一級的輸出均延遲一個低電平時間。
后一行的移位寄存器單元與前一行的移位寄存器單元的輸出端相連，每行的移位寄存器單元在VSTH信號、兩個時鐘信號及一個直流正電源信號VDDH的控制下，依次移位VSTH信號，并輸出負脈沖信號。
每個行移位寄存器均接有行緩沖器，每個行緩沖器均由四個級聯(lián)的反相器構成，第一級反相器的輸入是行移位寄存器產(chǎn)生的基本行信號R，第一級反相器的輸出作為第二級反相器的輸入，第二級反相器的輸出作為第三級反相器的輸入，第三級反相器的輸出作為第四級反相器的輸入；每一級反相器單元均由4個P溝道的P-Si TFT管構成，在輸入信號以及外加電壓信號的控制下工作。
將所述各級基本行信號R通過四個級聯(lián)的反相器后，生成具有特定波形的行驅動信號RD，RD也是一種脈沖信號，幅度為-10V～+10V，頻率與顯示屏的刷新頻率F相等，同基本行信號R的波形一致。
列驅動器由列移位寄存器、列緩沖器及傳輸門構成。每個列移位寄存器均接有列緩沖器，每個列移位寄存器單元均由6個P溝道P-Si TFT構成，在基本時鐘信號CLKL1～CLKL6以及起始信號VSTL的作用下產(chǎn)生基本列信號C；其中，CLKL1～CLKL6是一種脈沖信號，幅度為-10V～+10V，占空比為1/4，頻率由顯示屏的分辨率M×N×3、刷新頻率F以及分塊的數(shù)目X決定，大小為 其中，N必須能夠被X整除，并且X是4的倍數(shù)，X與行數(shù)M無關。CLKL1，CLKL2，CLKL3，CLKL4的低電平脈沖依次延遲 時間，CLKL5比CLKL3提前一個周期 CLKL6比CLKL4提前一個周期 VSTL是一種脈沖信號，幅度為-10V～+10V，占空比為1/X，頻率由顯示屏的分辨率M×N×3以及刷新頻率F決定，大小為F·M，當其在該行時間內(nèi)的低電平結束時，時鐘信號CLKL1開始該行時間內(nèi)的第一次低電平；經(jīng)過列移位寄存器單元得到的基本列信號C是一種脈沖信號，幅度為-10V～+10V，頻率由顯示屏刷新頻率F以及行數(shù)M決定，大小為F·M，其在該行時間內(nèi)的低電平與時鐘信號CLKL1在該行時間內(nèi)的第一次低電平同時出現(xiàn)，低電平持續(xù)時間與時鐘信號CLKL1的低電平持續(xù)時間相同，每一級移位寄存器的輸出相對于前一級的輸出均延遲一個低電平時間。
后一個BLOCK的列移位寄存器單元與前一個BLOCK的列移位寄存器單元的輸出端相連，每個BLOCK的列移位寄存器單元在VSTL信號、兩個時鐘信號及一個直流正電源信號VDDL的控制下，依次移位VSTL信號，并輸出負脈沖信號。
列緩沖器同樣由四個級聯(lián)的反相器構成，第一級反相器的輸入是列移位寄存器產(chǎn)生的基本列信號C，第一級反相器的輸出作為第二級反相器的輸入，第二級反相器的輸出作為第三級反相器的輸入，第三級反相器的輸出作為第四級反相器的輸入；每一級反相器單元均由4個P溝道的P-Si TFT管構成，在輸入信號以及外加電壓信號的控制下工作。
將所述各級基本列信號C通過四個級聯(lián)的反相器后，生成具有特定波形的列驅動信號CD，CD也是一種脈沖信號，幅度為-10V～+10V，頻率由顯示屏刷新頻率F以及行數(shù)M決定，大小為F·M。
緩沖器的作用是改善移位寄存器輸出波形，提高電路的驅動能力，形成行驅動信號RD和列驅動信號CD。
每個像素驅動電路均由2個P溝道P-Si TFT M1和M2、存儲電容C、發(fā)光器件OLED構成，其中，RDQ是行選通信號(Q是整數(shù)，1≤Q≤M，M代表顯示屏的行數(shù)，Q代表M行中的第Q行)；DAB是經(jīng)過第A個BLOCK內(nèi)的第B個傳輸門獲得的數(shù)據(jù)信號(X是列驅動電路中總的BLOCK數(shù)，即分塊數(shù)；Y是每個BLOCK內(nèi)傳輸門的個數(shù)，X×Y＝3×N，N是顯示屏的列數(shù)；A是整數(shù)，1≤A≤X，代表X個BLOCK中的第A個；B為整數(shù)，1≤B≤Y，代表每個BLOCK中的第B個傳輸門)。
當行掃描信號RDQ為低電平時，該行內(nèi)所有像素驅動電路中的開關管M1導通。此時，在外部程序控制下，產(chǎn)生CDA信號，在CDA信號的控制下，第A個BLOCK中的所有Y個傳輸門同時開啟。外部數(shù)據(jù)信號Vdata B就會通過該BLOCK中的第B個傳輸門，輸出到像素驅動電路的數(shù)據(jù)線上，即數(shù)據(jù)信號DAB，從而與行驅動信號RDQ一起，驅動第Q行、第[Y×(A-1)+B]列的像素驅動電路中的OLED工作。
數(shù)據(jù)信號DAB通過開關管M1給存儲電容C充電，同時驅動OLED發(fā)光；當RDQ變?yōu)楦唠娖綍r，對應行的所有像素驅動電路中的開關管M1關閉，但是由于電容C沒有放電通路，因此繼續(xù)維持OLED發(fā)光，直到下一次行選通信號到來。
本專利電路的特征在于所述電路結構集成于顯示屏的襯底上，由全P溝道P-Si TFT構成，能夠有效的減少外圍引線，降低外圍驅動電路的復雜性，簡化TFT的制作工藝，降低成本，提高成品率。
可以理解，上述有關本發(fā)明的概述以及下面的詳細描述是用于舉例和說明，并試圖提供對于權利要求所保護發(fā)明的更進一步的解釋。


圖1有源OLED顯示屏屏上驅動電路整體結構示意圖；圖2實施例1對應的有源OLED顯示屏屏上驅動電路原理圖；圖3實施例1對應的行驅動器原理圖；圖4實施例1對應的列驅動器原理圖；圖5實施例1對應的移位寄存器原理圖；圖6(a)實施例1對應的行移位寄存器時鐘信號及輸出信號波形圖；圖6(b)實施例1對應的列移位寄存器時鐘信號及輸出信號波形圖；圖7(a)實施例1對應的緩沖器(4級反相器)原理圖；圖7(b)實施例1對應的脈沖電壓源VDDH1/VDDL1波形圖；圖8實施例1對應的像素驅動電路原理圖。
具體實施例方式
實施例1該實施例對應圖1中的Y＝24，X＝40，M＝240，N＝320，從而X×Y＝N×3＝960。
以分辨率QVGA(240×320×3)、刷新頻率60Hz的有源OLED顯示屏為例，說明有源OLED顯示屏屏上驅動電路的工作原理。
基于該發(fā)明的上述實例，有源OLED顯示屏屏上驅動電路原理圖如圖2所示，主要包括三個部分行驅動器、列驅動器、像素驅動電路陣列。
外部時鐘信號發(fā)生器產(chǎn)生如圖6(a)所示的VSTH信號，該信號為脈沖信號，幅值為-10V～+10V，頻率為60Hz，占空比為1/240；外部時鐘信號發(fā)生器產(chǎn)生如圖6(a)所示的基本行時鐘信號CLKH1～CLKH6，它們均為脈沖信號，幅值為-10V～+10V，頻率為3.6KHz，占空比為1/4。其中，CLKH1，CLKH2，CLKH3，CLKH4的低電平脈沖依次延遲1/4個周期，即69.44μs，CLKH5比CLKH3提前一個周期(277.76μs)，CLKH6比CLKH4提前一個周期(277.76μs)。行移位寄存器在上述起始信號VSTH和時鐘信號CLKH1～CLKH6的控制下，依次生成各行的基本行信號(R1、R2……R240)，它們是幅值為-10V～+10V、頻率為60Hz、占空比為1/240的脈沖信號，波形如圖6(a)所示。這些基本行信號分別通過與之對應的四級反相器F1～F4，產(chǎn)生具有特定波形的行驅動信號(RD1、RD2、……RD240)，它們是幅值為-10V～+10V、頻率為60Hz、占空比為1/240的脈沖信號，基本行信號經(jīng)過緩沖電路后，波形得到改善，提高了驅動能力。行驅動信號RD1～RD240分別與第1行～第240行的所有像素驅動電路中的行掃描信號相連，為像素驅動電路中的開關管TFT提供開啟信號。
當行驅動器選通某一行像素后，列驅動器開始工作。列驅動器采取分塊(BLOCK)處理的方法，將數(shù)據(jù)線分成40個BLOCK(BLOCK1～BLOCK40，對應圖1中的X＝40，對應技術方案中1≤A≤40)，每個BLOCK同時為24個子像素傳送數(shù)據(jù)，并且各個BLOCK共用24根數(shù)據(jù)線(Vdata1～Vdata24)。外部時鐘信號發(fā)生器產(chǎn)生如圖6(b)所示的VSTL信號，該信號為脈沖信號，幅值為-10V～+10V，頻率為14.4KHz，占空比為1/40；外部時鐘信號發(fā)生器產(chǎn)生如圖6(b)所示的基本列時鐘信號CLKL1～CLKL6，它們均為脈沖信號，幅值為-10V～+10V，頻率為144KHz，占空比為1/4。其中，CLKL1，CLKL2，CLKL3，CLKL4的低電平脈沖依次延遲1/4個周期，即1.736μs，CLKL5比CLKL3提前一個周期(6.944μs)，CLKL6比CLKL4提前一個周期(6.944μs)。列移位寄存器在上述起始信號VSTL和時鐘信號CLKL1～CLKL6的控制下，依次生成各BLOCK的基本列信號C1～C40，它們是具有幅值為-10V～+10V的脈沖信號，占空比為1/40，頻率為14.4KHz，這些基本列信號分別通過與之對應的四級反相器F1～F4，產(chǎn)生具有特定波形的列驅動信號CD1～CD40，波形同C1～C40，如圖6(b)所示，它是幅值為-10V～10V、頻率為14.4KHz、占空比為1/40的脈沖信號。
CD1～CD40分別與BLOCK1～BLOCK40中的24個傳輸門的控制端相連，當對應于第A個BLOCK內(nèi)的CD信號為低電平時，該BLOCK中的24個傳輸門全部同時打開，來自外部數(shù)據(jù)存儲器的數(shù)據(jù)信號VdataB(1≤B≤24)通過對應的傳輸門，在該行、該BLOCK對應像素驅動電路的數(shù)據(jù)線上的數(shù)據(jù)信號DAB與該行驅動信號一起驅動該有源OLED顯示屏的第[24×(A-1)+B]列按照所給的數(shù)據(jù)電壓發(fā)光。
當24個外部數(shù)據(jù)線Vdata1～Vdata24全部通過該BLOCK的24個傳輸門，在像素驅動電路的數(shù)據(jù)線上的數(shù)據(jù)信號DA1～DA24就與該行驅動信號一起驅動該行的第[24×(A-1)+1～24×(A-1)+24]列像素單元工作。
圖2中，VDD為18V的直流電壓；GND為0電位；VSSL為-10V的直流電壓，VDDL為10V的直流電壓；VDDL1為脈沖電壓，波形如圖7(b)所示；VSSH為-10V的直流電壓；VDDH為10V的直流電壓；VDDH1為脈沖電壓，波形如圖7(b)所示。
圖3是本發(fā)明中的行驅動器原理圖，它由D1～D240組成的240位移位寄存器以及240組緩沖器構成，而每一組的緩沖器均是由四級反相器F1～F4組成。行驅動器在起始信號VSTH、時鐘信號CLKH1～CLKH6以及電壓信號的控制下，產(chǎn)生具有特定波形的行驅動信號RD1～RD240，波形同R1～R240，如圖6(a)所示。每級移位寄存器D1、D2、D3……D240的輸出分別經(jīng)過對應的4級反相器F1～F4之后，保證原有信號的極性，但是增大了電路的驅動能力。相關波形圖如圖6(a)所示。相鄰行驅動信號之間，后一個行驅動信號總是比前一個行驅動信號延遲一個低電平時間(69.44μs)，圖3中有關電壓描述如下VSSH為-10V直流電壓，VDDH為10V直流電壓，GND為0電位，VDDH1為脈沖電壓(如圖7(b)所示)。
圖4是本發(fā)明中列驅動器原理圖，它由D1～D40組成的40位移位寄存器、40組四級反相器F1～F4組成的緩沖器、40組T1～T24組成的960個傳輸門構成。列驅動器將數(shù)據(jù)信號分成40個塊，以塊內(nèi)并行、塊間串行的方式給OLED像素驅動電路陣列傳送數(shù)據(jù)，有效的減少外圍引線，驅動有源OLED顯示屏發(fā)光。具體的步驟是當某行像素被選通后，列驅動器開始工作，列驅動器在起始信號VSTL、時鐘信號CLKL1～CLKL6以及電壓信號的控制下，產(chǎn)生具有特定波形的列驅動信號CD1～CD40，控制信號CD1～CD40分別為BLOCK1～BLOCK40中的24個傳輸門提供開啟控制信號，24個數(shù)據(jù)Vdata1～Vdata24同時經(jīng)過同一BLOCK內(nèi)部的24個傳輸門并行的送入到OLED顯示屏的相應的像素驅動電路的DA1～DA24，(A是1～40的整數(shù)，代表40個BLOCK中的一個)上，各個BLOCK共用這24個數(shù)據(jù)線，從而減少了外圍引線的數(shù)目，提高了集成度。當下一行被選通時，列驅動器重復上述過程，直到最后一行選通，完成一幀數(shù)據(jù)的傳送及顯示。圖4中有關電壓描述如下VSSL為-10V的直流電壓，VDDL為10V的直流電壓，GND為0電位，VDDL1為脈沖電壓(如圖7(b)所示)。
圖5是本發(fā)明中涉及的移位寄存器電路原理圖，它是構成本發(fā)明中的行驅動器、列驅動器的關鍵電路之一。如圖5所示，每個移位寄存器單元由6個P溝道P-Si TFT構成。該結構受如圖6所示的輸入激勵信號VSTH/VSTL(行驅動器的移位寄存器使用VSTH，列驅動器的移位寄存器VSTL)以及6個時鐘信號控制(行驅動器的移位寄存器使用CLKH1～CLKH6，列驅動器的移位寄存器CLKL1～CLKL6)。以行驅動器中的移位寄存器的第一級移位單元(D1)為例，說明具體的工作原理及過程當VSTH信號變?yōu)榈碗娖健LKH1和CLKH3為高電平的時候，P1管導通，Q點被充電，導致P5管導通，P5管的柵源電容開始充電。同時P4管也導通，將Qb點的電位拉到高電平，導致P2、P6管截止，此時CLKH1信號還是高電平，第一級輸出R1為高電平。當VSTH信號變?yōu)楦唠娖?，CLKH3為高電平，CLKH1變?yōu)榈碗娖綍r，P1管截止，但是由于柵源電容的存在，使得P5管繼續(xù)維持在導通狀態(tài)，此時CLKH1信號為低電平，使得第一級輸出R1為低電平。下一個時鐘周期VSTH和CLKH3仍然為高電平，此時P5管繼續(xù)維持導通，CLKH1也變?yōu)楦唠娖?，R1為高電平。P5管一直維持導通到CLKH3信號變?yōu)榈碗娖?，此時P3管導通，Qb點被充電，P2管和P6管也隨之導通，P5管截止，使得第一級輸出R1保持高電平，此后，在未出現(xiàn)新的激勵信號VSTH之前，P5管將始終工作在截止狀態(tài)，輸出端通過P6管與VDDHVDDL持高電平，一直到新的激勵信號VSTH到來。后一級移位單元以前一級移位單元的輸出為激勵信號，工作原理相同。
移位寄存器輸出信號R1、R2……R240的波形如圖6(a)所示。在這里，值得指出的是第5、6個移位單元。由外部時鐘信號發(fā)生器產(chǎn)生CLKH5，加在第5個移位單元上。當CLKH5第一次出現(xiàn)低電平時，激勵信號還沒有到來，保證了第五級輸出保持高電平，直到第四級輸出激勵信號到來為止。由外部時鐘信號發(fā)生器產(chǎn)生CLKH6，加在第6個移位單元上，原理與第5單元相同。
圖6是本發(fā)明中的移位寄存器所加的時鐘信號及輸出信號波形圖。對于圖5所示的移位寄存器，除了前四個移位單元外，以4個移位單元為一組，所加的時鐘信號依次為CLKH5/1(CLKL5/1)、CLKH6/2(CLKL6/2)、CLKH1/3(CLKL1/3)、CLKH2/4(CLKL2/4)，以此重復進行。
圖7(a)是本發(fā)明中涉及的緩沖器電路原理圖，它是構成本發(fā)明中的行驅動器、列驅動器的重要單元，由4個反相器構成。
行緩沖器的每個反相器單元受2個電源信號VDDH/VDDH1、VSSH以及1個輸入信號控制，對第一級反相器施加第一電源信號VDDH1和第二直流負電源信號VSSH；向第二至第四級反相器施加第二直流負電源信號VSSH和第三直流正電源信號VDDH。
列緩沖器的每個反相器單元受2個電源信號VDDL/VDDL1、VSSL以及1個輸入信號控制，對第一級反相器施加第一電源信號VDDL1和第二直流負電源信號VSSL；向第二至第四級反相器施加第二直流負電源信號VSSL和第三直流正電源信號VDDL。
4級反相器的輸出與輸入同相，但可改善輸出波形，提高驅動能力。第一級反相器的輸入是行移位寄存器產(chǎn)生的基本行信號R1～R240或者列移位寄存器產(chǎn)生的基本列信號C1～C40，第一級反相器的輸出作為第二級反相器的輸入，第二級反相器的輸出作為第三級反相器的輸入，第三級反相器的輸出作為第四級反相器的輸入。每一級反相器單元由4個P溝道的P-Si TFT管構成。
在輸入信號以及3個外加電壓信號的控制下工作。其中，VSSH/VSSL為一10V直流電壓信號，VDDH/VDDL為+10V直流電壓信號，VDDH1/VDDL1為脈沖電壓(波形如圖7(b)所示)。
以行驅動器中的第一組緩沖器的第一級反相器單元為例，說明反相器的工作原理，當輸入R1為低電平的時候，T1管導通，T2管截止。T4管的漏源連接在一起，相當于一個電容。T4管在T1管導通的時候充電，電壓為此時的輸出電壓。這時通過T1管的電流僅僅是T2管的漏電電流，十分小的漏電電流通過高導通的T1，使反相器的輸出電壓OUT1十分接近VDDH1。當輸入為高電平的時候，T1管截止，由于T4管的電容效應，此時T2管柵極電壓將低于VSSH，VSSH是-10V直流電壓，這將使T2管完全導通，使輸出十分接近VSSH。該緩沖器由4級反相器構成，向第一級反相器單元施加如圖7(b)所示的第一電源信號VDDH1/VDDL1，幅值如圖7(b)所示，初始電壓值為18V持續(xù)1us，然后保持12V不變。目的是在初始輸入為高電平的情況下，在低電平到來時使T1管能完全導通，達到很好的反相效果。向其它各級反相器施加第二直流電源信號VDDH/VDDL，VDDH/VDDL是10V的直流電壓。
如圖8所示，每個像素驅動電路均由2個P溝道P-Si TFT、1個存儲電容C、1個發(fā)光器件OLED構成。其中，RDQ是行選通信號(Q是整數(shù)，1≤Q≤240)；DAB是經(jīng)過第A(1≤A≤40)個BLOCK內(nèi)的第B個(1≤B≤24)傳輸門獲得的數(shù)據(jù)信號。以第一行第一個BLOCK中的第一個像素為例說明當行掃描信號RD1為低電平時，第一行所有像素驅動電路中的開關管M1導通，在CD1的控制下，第一個BLOCK中的24個傳輸門同時開啟。數(shù)據(jù)D11通過第一個BLOCK中的傳輸門T1輸出到像素驅動電路的數(shù)據(jù)線上，該數(shù)據(jù)信號D11通過開關管M1給存儲電容C充電，同時驅動OLED發(fā)光；當RD1變?yōu)楦唠娖綍r，第一行的所有像素驅動電路中的開關管M1關閉，但是由于電容C沒有放電通路，因此繼續(xù)維持OLED發(fā)光，直到下一次行選通信號到來。
本發(fā)明不局限于上述特定的實施例，本發(fā)明應當這樣理解，在不脫離所屬權利要求限定的本發(fā)明精神和范圍的前提下，本領域技術人員可以設想出許多其他的替換、修改及變更，其都應包括在本發(fā)明的范圍之內(nèi)。
權利要求
1.一種集成型有源OLED屏上驅動電路，由行驅動器、列驅動器、像素驅動電路陣列構成，其特征在于(1)整個屏上驅動電路都是由全P溝道的P-Si TFT構成；(2)行驅動器產(chǎn)生基本行信號R和具有特定波形的行驅動信號RD，用所產(chǎn)生的具有特定波形的行驅動信號RD逐行開啟OLED像素驅動電路陣列中的開關TFT管；(3)列驅動器產(chǎn)生基本列信號C和具有特定波形的列驅動信號CD，用所產(chǎn)生的具有特定波形的列驅動信號CD開啟對應BLOCK中的所有傳輸門，使來自于數(shù)據(jù)線的數(shù)據(jù)信號Vdata1～VdataY通過該BLOCK中的傳輸門傳送到像素驅動電路陣列中的相應的數(shù)據(jù)線上，進而驅動有源OLED顯示屏發(fā)光。
2.如權利要求1所述的集成型有源OLED屏上驅動電路，其特征在于行驅動器由行移位寄存器和行緩沖器構成。
3.如權利要求2所述的集成型有源OLED屏上驅動電路，其特征在于(1)每個行移位寄存器單元由6個P溝道P-Si TFT構成，在基本時鐘信號CLKH1～CLKH6以及起始信號VSTH的作用下產(chǎn)生基本行信號R；CLKH1～CLKH6是一種脈沖信號，幅度為-10V～+10V，占空比為1/4，頻率由顯示屏的分辨率M×N×3、刷新頻率F Hz決定，大小為 (2)CLKH1、CLKH2、CLKH3、CLKH4的低電平脈沖依次延遲 CLKH5比CLKH3提前一個周期 CLKH6比CLKH4提前一個周期 VSTH是一種脈沖信號，幅度為-10V～+10V，占空比為1/M，頻率與顯示屏刷新頻率F相等，當其在該幀時間內(nèi)的低電平結束時，時鐘信號CLKH1開始該幀時間內(nèi)的第一次低電平；(3)經(jīng)過行移位寄存器單元得到的基本行信號R是一種脈沖信號，幅度為-10V～+10V，占空比為1/M，頻率與顯示屏的刷新頻率F相同，R1的低電平與時鐘信號CLKH1在該幀時間內(nèi)的第一次低電平同時出現(xiàn)，低電平持續(xù)時間與時鐘信號CLKH1的低電平持續(xù)時間相同，每一級移位寄存器的輸出相對于前一級的輸出均延遲一個低電平時間。(4)每個行緩沖器由四個級聯(lián)的反相器構成，第一級反相器的輸入是行移位寄存器產(chǎn)生的基本行信號R，第一級反相器的輸出作為第二級反相器的輸入，第二級反相器的輸出作為第三級反相器的輸入，第三級反相器的輸出作為第四級反相器的輸入；(5)將所述各級基本行信號R通過四個級聯(lián)的反相器后，生成具有特定波形的行驅動信號RD，RD也是一種脈沖信號，幅度為-10V～+10V，頻率與顯示屏的刷新頻率F相等，同基本行信號R的波形一致。
4.如權利要求3所述的集成型有源OLED屏上驅動電路，其特征在于行緩沖器的每一級反相器單元均由4個P溝道的P-Si TFT管構成，在輸入信號以及2個外加電壓信號的控制下工作；對第一級反相器施加第一電源信號VDDH1和第二直流負電源信號VSSH，向第二至第四級反相器施加第二直流負電源信號VSSH和第三直流正電源信號VDDH；VSSH為-10V直流電壓信號；VDDH為+10V直流電壓信號；VDDH1初始電壓值為18V，持續(xù)1us后保持12V不變。
5.如權利要求1所述的集成型有源OLED屏上驅動電路，其特征在于列驅動器由列移位寄存器、列緩沖器及傳輸門構成，每個列移位寄存器均接有列緩沖器。
6.如權利要求5所述的集成型有源OLED屏上驅動電路，其特征在于(1)每個列移位寄存器單元均由6個P溝道P-Si TFT構成，在基本時鐘信號CLKL1～CLKL6以及起始信號VSTL的作用下產(chǎn)生基本列信號C；其中，CLKL1～CLKL6是一種脈沖信號，幅度為-10V～+10V，占空比為1/4，頻率由顯示屏的分辨率M×N×3、刷新頻率F以及分塊的數(shù)目X決定，大小為 其中，N必須能夠被X整除，并且X是4的倍數(shù)；(2)CLKL1、CLKL2、CLKL3、CLKL4的低電平脈沖依次延遲 時間，CLKL5比CLKL3提前一個周期 CLKL6比CLKL4提前一個周期 VSTL是一種脈沖信號，幅度為-10V～+10V，占空比為1/X，頻率由顯示屏的分辨率M×N×3以及刷新頻率F決定，大小為F·M，當其在該行時間內(nèi)的低電平結束時，時鐘信號CLKL1開始該行時間內(nèi)的第一次低電平；(3)經(jīng)過列移位寄存器單元得到的基本列信號C是一種脈沖信號，幅度為-10V～+10V，頻率由顯示屏刷新頻率F以及行數(shù)M決定，大小為F·M，C1的低電平與時鐘信號CLKL1在該行時間內(nèi)的第一次低電平同時出現(xiàn)，低電平持續(xù)時間與時鐘信號CLKL1的低電平持續(xù)時間相同，每一級移位寄存器的輸出相對于前一級的輸出均延遲一個低電平時間；(4)列緩沖器同樣由四個級聯(lián)的反相器構成，第一級反相器的輸入是列移位寄存器產(chǎn)生的基本列信號C，第一級反相器的輸出作為第二級反相器的輸入，第二級反相器的輸出作為第三級反相器的輸入，第三級反相器的輸出作為第四級反相器的輸入；(5)將所述各級基本列信號C通過四個級聯(lián)的反相器后，生成具有特定波形的列驅動信號CD，CD也是一種脈沖信號，幅度為一10V～+10V，頻率由顯示屏刷新頻率F以及行數(shù)M決定，大小為F·M。
7.如權利要求6所述的集成型有源OLED屏上驅動電路，其特征在于列緩沖器的每一級反相器單元均由4個P溝道的P-Si TFT管構成，在輸入信號以及2個外加電壓信號的控制下工作；對第一級反相器施加第一電源信號VDDL1和第二直流負電源信號VSSL，向第二至第四級反相器施加第二直流負電源信號VSSL和第三直流正電源信號VDDL；VSSL為-10V直流電壓信號；VDDL+10V直流電壓信號；VDDL1初始電壓值為18V，持續(xù)1us后保持12V不變。
8.如權利要求1所述的集成型有源OLED屏上驅動電路，其特征在于每個像素驅動電路均由2個P溝道P-Si TFT、存儲電容C、發(fā)光器件OLED構成；當行掃描信號RDQ為低電平時，該行內(nèi)所有像素驅動電路中的開關管M1導通，在CDA信號的控制下，第A個BLOCK中的Y個傳輸門同時開啟，外部數(shù)據(jù)信號Vdata B通過第A個BLOCK的第B個傳輸門，輸出到像素驅動電路的數(shù)據(jù)線上，即數(shù)據(jù)信號DAB，從而與行驅動信號RDQ一起，驅動第Q行、第[Y×(A-1)+B]列的像素驅動電路中的OLED工作。
9.如權利要求3所述的集成型有源OLED屏上驅動電路，其特征在于后一行的移位寄存器單元與前一行的移位寄存器單元的輸出端相連，每行的移位寄存器在VSTH信號、兩個時鐘信號及一個直流正電源信號VDDH的控制下，依次移位VSTH信號，并輸出負脈沖信號；除了前四個移位單元外，以4個移位單元為一組，所加的時鐘信號依次為CLKH5/1、CLKH6/2、CLKH1/3、CLKH2/4，以此重復進行。
10.如權利要求6所述的集成型有源OLED屏上驅動電路，其特征在于后一個BLOCK的列移位寄存器單元與前一個BLOCK的列移位寄存器單元的輸出端相連，每個BLOCK的列移位寄存器在VSTL信號、兩個時鐘信號及一個直流正電源信號VDDL的控制下，依次移位VSTL信號，并輸出負脈沖信號；除了前四個移位單元外，以4個移位單元為一組，所加的時鐘信號依次為CLKL5/1、CLKL6/2、CLKL1/3、CLKL2/4，以此重復進行。
全文摘要
本發(fā)明涉及一種驅動集成型有源OLED顯示屏發(fā)光的屏上驅動電路結構，該結構由行驅動器、列驅動器、像素驅動電路陣列構成，所有單元電路均由全P溝道P－Si TFT構成。行驅動器產(chǎn)生基本行信號R和行驅動信號RD，用所產(chǎn)生的具有特定波形的行驅動信號RD逐行開啟OLED像素驅動電路陣列中的開關TFT管；列驅動器產(chǎn)生基本列信號C和列驅動信號CD，用所產(chǎn)生的具有特定波形的列驅動信號CD開啟對應BLOCK中的所有傳輸門，使來自于數(shù)據(jù)線的數(shù)據(jù)信號Vdata1～VdataY通過該BLOCK中的傳輸門傳送到像素驅動電路陣列中的相應的數(shù)據(jù)線上，從而驅動有源OLED顯示屏發(fā)光。本發(fā)明所述產(chǎn)品具有成品率高、成本低、能夠大幅減少外接引線、降低外圍驅動電路復雜性的特點。
文檔編號G09G3/32GK1901007SQ2006100169
公開日2007年1月24日 申請日期2006年6月23日 優(yōu)先權日2006年6月23日
發(fā)明者司玉娟, 丁媛媛, 趙毅, 徐艷蕾, 徐小舟, 朱承基, 劉式墉 申請人:吉林大學