專利名稱：數(shù)字模擬變換電路及顯示裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字模擬變換電路及使用它的顯示裝置。
背景技術(shù)：
近幾年來，顯示裝置中以薄型、輕量、低耗電為特征的液晶顯示裝置(LCD)得到迅猛普及，被手機(移動電話、蜂窩式電話)及PDA(個人用數(shù)字輔機)、筆記本PC等可移動機器的顯示部廣泛利用?？墒亲罱?，液晶顯示裝置的大畫面化及適應(yīng)運動圖象要求的技術(shù)也迅猛發(fā)展，不僅用于可移動機器，而且還能實現(xiàn)固定型的大畫面顯示裝置及大畫面液晶電視機。作為這些液晶顯示裝置，可以高精細顯示的有源矩陣驅(qū)動方式的液晶顯示裝置，被人們利用。首先參照圖37，簡要講述有源矩陣驅(qū)動方式的液晶顯示裝置的典型結(jié)構(gòu)。此外，在圖37中，采用等效電路，示意性地表示液晶顯示部的與1個象素連接的主要結(jié)構(gòu)。
一般來說，有源矩陣驅(qū)動方式的液晶顯示裝置的顯示部960，采用下述結(jié)構(gòu)構(gòu)成矩陣狀地配置透明的象素電極964及薄膜晶體管(TFT)963的半導(dǎo)體基板(例如彩色SXGA屏?xí)r，1280×3象素列×1024象素行)，在整個畫面上形成一個透明的電極966的相對基板，使這兩枚基板相對，將液晶封入其間。
具有開關(guān)功能的TFT963的接通·斷開，受掃描信號控制，TFT963接通時，與圖象數(shù)據(jù)信號對應(yīng)的灰度信號電壓，被外加給象素電極964，在各象素電極964和相對基板電極966之間的電位差的作用下，液晶的透過率發(fā)生變化，TFT963被斷開后，也用液晶電容965將該電位差保持一定期間，從而顯示圖象。
在半導(dǎo)體基板上，發(fā)送外加給各象素電極964的多個電平電壓(灰度信號電壓)的數(shù)據(jù)線962和發(fā)送掃描信號的掃描線961，被晶格狀地布線(上述彩色SXGA屏?xí)r，數(shù)據(jù)線為1280×3根，掃描線為1024根)，掃描線961及數(shù)據(jù)線962，在相互交叉部產(chǎn)生的電容及在相對基板電極之間被夾住的液晶電容等的作用下，成為較大的電容性負載。
此外，掃描信號被柵極驅(qū)動器970供給掃描線961，而灰度信號電壓則由數(shù)據(jù)驅(qū)動器980，通過數(shù)據(jù)線962，供給各象素電極964。另外，柵極驅(qū)動器970及數(shù)據(jù)驅(qū)動器980，受顯示控制器950的控制，各自被所需的時鐘脈沖CLK、控制信號、電源電壓等，由顯示控制器950供給，圖象數(shù)據(jù)則由數(shù)據(jù)驅(qū)動器980供給。此外，現(xiàn)在數(shù)字數(shù)據(jù)已經(jīng)成為圖象數(shù)據(jù)的主流。
一個畫面的數(shù)據(jù)的改寫，在1幀期間(1/60·秒)中進行，用各掃描線按照每個象素行(每行)，依次選擇，在選擇期間內(nèi)，由各數(shù)據(jù)線供給灰度信號電壓。
此外，柵極驅(qū)動器970，只要至少供給2值的掃描信號就行。與此不同，數(shù)據(jù)驅(qū)動器980則需要用與灰度數(shù)對應(yīng)的多值電平的灰度信號電壓驅(qū)動數(shù)據(jù)線。因此，數(shù)據(jù)驅(qū)動器980具備由將圖象數(shù)據(jù)變換成灰度信號電壓的譯碼器，和將該灰度信號電壓向數(shù)據(jù)線962放大輸出的運算放器構(gòu)成的數(shù)字模擬變換器(DAC)。
另外，目前，在液晶顯示裝置中，高圖象質(zhì)量化(多色化)迅速發(fā)展，對至少26萬色(RGB各6比特圖象數(shù)據(jù))，進而2680萬色(RGB各8比特圖象數(shù)據(jù))以上的需求高漲。因此，輸出與多比特圖象數(shù)據(jù)對應(yīng)的灰度信號電壓的數(shù)據(jù)驅(qū)動器，DAC的電路規(guī)模增加，數(shù)據(jù)驅(qū)動器LSI的芯片面積也因此增加，成為成本上升的主要原因。下面，詳細講述這個問題。
圖38(a)和圖38(b)是表示顯示控制裝置中廣泛使用的現(xiàn)有技術(shù)的DAC結(jié)構(gòu)的一個示例。圖38(a)是表示8比特輸入的電阻串DAC的結(jié)構(gòu)的圖形。具備灰度電壓發(fā)生電路811、選擇部812、邏輯電路813和放大器815?；叶入妷喊l(fā)生電路811，從給兩端外加電壓的電阻串的各連接點的抽頭，輸出與8比特數(shù)字數(shù)據(jù)對應(yīng)的256個灰度電壓。選擇部812，具備開關(guān)，選擇256個灰度電壓中的一個灰度電壓。放大器815，將選擇部812選擇的灰度電壓放大輸出。邏輯電路813，根據(jù)輸入的8比特的數(shù)字數(shù)據(jù)，控制選擇部812的開關(guān)。
圖38(b)是表示圖38(a)的選擇部812的某開關(guān)812A(由P溝道晶體管構(gòu)成的開關(guān))和控制它的邏輯電路813A的結(jié)構(gòu)的圖形。邏輯電路813A，可以由單純輸入8比特的數(shù)字數(shù)據(jù)(B1、B2、B3、B4、B5、B6、B7、B8)(其中也包含比特的互補信號)的8輸入NAND等構(gòu)成。
在圖38(a)和圖38(b)的結(jié)構(gòu)中，其特征在于由于能夠與液晶的伽馬特性(液晶的透過率和外加電壓的特性)一致地設(shè)計用灰度電壓發(fā)生電路811生成的256個灰度電壓，所以能夠進行高質(zhì)量的顯示。
但是，灰度數(shù)增多后，卻存在電路規(guī)模增大的問題。針對這個問題，作為實現(xiàn)節(jié)省面積的方法，圖39、圖40所示的結(jié)構(gòu)，已經(jīng)廣為人知。
圖39是組合電阻串DAC和電容陣列DAC的8比特DAC的結(jié)構(gòu)示例。電阻串DAC，由參照電壓發(fā)生電路821、選擇部822、邏輯電路823構(gòu)成，根據(jù)8比特數(shù)據(jù)(B8、B7、B6、B5、B4、B3、B2、B1)的高位4比特數(shù)據(jù)(B8、B7、B6、B5)動作。參照電壓發(fā)生電路821，輸出V1～V17為止的17個參照電壓，用選擇部824選擇開關(guān)Sna、Snb(n是1～16中的某一個)，向各自的端子Na、Nb輸出彼此相鄰電平的參照電壓Vn、Vn+1。邏輯電路823，根據(jù)高位4比特數(shù)據(jù)(B8、B7、B6、B5)，控制選擇部824的開關(guān)。
另一方面，電容陣列DAC由電容元件835～839、開關(guān)825～829、邏輯電路822及放大器830構(gòu)成，根據(jù)低位4比特數(shù)據(jù)(B4、B3、B2、B1)動作。該動作，首先，開關(guān)825接通，切換開關(guān)826～829與端子Na連接，在向端子Nc供給端子Na的電壓Vn的同時，還將電容元件835～839的各端子間的電壓復(fù)位成零。然后，開關(guān)825斷開，切換開關(guān)826～829按照低位4比特數(shù)據(jù)(B4、B3、B2、B1)，與端子Na、Nb中的某一個連接后，就在端子Nc中引起電荷再分配，端子Nc的電位成為將電壓Vn、Vn+116等分的規(guī)定的電壓電平，該電壓由放大器830放大輸出。所以，圖39的DAC，能夠利用高位4比特數(shù)據(jù)及低位4比特數(shù)據(jù)，選擇256灰度中的某個灰度電壓。
圖39的DAC，用電阻串生成的電壓數(shù)，成為圖38的十六分之一，選擇它的開關(guān)及邏輯電路823的電路規(guī)模，也比圖38的結(jié)構(gòu)大幅度削減。另外，電容陣列DAC也能比較節(jié)省面積地構(gòu)成，所以作為DAC整體，也具有能夠比圖38的結(jié)構(gòu)大幅度削減電路規(guī)模的特點。
圖39的結(jié)構(gòu)，是按照數(shù)字數(shù)據(jù)，在電容陣列部中，對基準電壓Vn、Vn+1進行并行取樣，通過電荷再分配，獲得灰度電壓的方式。與此不同，對基準電壓Vn、Vn+1進行時間串行取樣，獲得灰度電壓的方式，已經(jīng)廣為人知。圖40是表示這種串行DAC的現(xiàn)有技術(shù)的結(jié)構(gòu)的一個示例。
圖40的DAC，由下述部件構(gòu)成一端與GND端子連接，另一端分別與端子Nd、Ne連接的2個電容844、845；切換與GND端子或供給基準電壓VR的端子中的某一個連接的開關(guān)841，在端子Nd、Ne之間連接的開關(guān)842，在端子Ne和GND端子之間連接的開關(guān)843，由非反相輸入端(+)與端子Ne連接、反相輸入端(-)與輸出端子連接的差動放大器構(gòu)成的電壓跟隨電路846。此外，電容844、845的電容值Cs、Ch，通常為Cs＝Ch。
下面，講述圖40的電路的動作。最初，開關(guān)843被暫時接通，電容器845兩端的電位差(端子間電壓)被復(fù)位成零。
接著，按照最低位比特數(shù)據(jù)B1的值，在切換開關(guān)841的作用下，基準電壓VR、GND的某一個被端子Nd取樣，然后，開關(guān)841成為非連接狀態(tài)(斷開)。再然后，開關(guān)842接通，在電容844、845之間，出現(xiàn)電荷再分配，開關(guān)842斷開后，電荷被電容845保持。
接著，按照下一個比特數(shù)據(jù)B2，被開關(guān)841取樣，在開關(guān)842的作用下，在電容844、845之間電荷再分配后，被分配的電荷，由電容845保持。
以下，同樣按照從低位的比特數(shù)據(jù)到高位的比特數(shù)據(jù)的順序，反復(fù)取樣和保持。
在K比特數(shù)據(jù)時，取樣和保持的一個循環(huán)，反復(fù)進行K次。這時的端子Ne的電壓為VK＝(2-1·BK+2-2·BK-1+…+2-K·B1)·VR式中，BK、BK-1、…、B1為0或1，該電壓，被電壓跟隨電路846放大輸出。
這樣，圖40的DAC，可以按照K比特數(shù)據(jù)，輸出將基準電壓VR、GND之間平均分割成2K個的各電壓電平。
圖40的DAC，因其結(jié)構(gòu)不依賴數(shù)據(jù)的比特數(shù)，所以對于多比特化而言，具有能使電路規(guī)模非常小的特點。
可是，圖40的DAC的輸出電壓，各電壓電平之間成為等間隔的直線輸出，照那個樣子就不能輸出與液晶的伽馬特性一致的灰度電壓。
針對這種情況，進來在非專利文獻2等中，人們提出構(gòu)成可以進行輸出所需的灰度電壓數(shù)的數(shù)倍的線性輸出的DAC，在其許多線性輸出電平中，分配與液晶的伽馬特性一致的灰度電壓的方法。
在該方法中，比與實際輸出的灰度電壓數(shù)對應(yīng)的比特數(shù)，增加二、三比特左右。因此，不依賴比特數(shù)的圖40的DAC被認為適合。
圖41是將圖40的結(jié)構(gòu)高精度化的結(jié)構(gòu)，是具備補償電壓跟隨電路的偏置功能的串行DAC。
圖41的DAC，由下述部件構(gòu)成基準電壓Vref被輸入非反相輸入端(+)，反相輸入端(-)與端子Nf連接的差動放大器856；一端與端子Nf連接，另一端分別與端子Ng、Nh連接的2個電容844、845；與端子Ng連接，選擇基準電壓VI、VR的供給端子中的某一個的開關(guān)851；在端子Ng、Nh之間連接的開關(guān)852；在基準電壓VI的供給端子和端子Nh之間連接的開關(guān)853；在差動放大器856的輸出端子和端子Nf之間連接的開關(guān)857；在差動放大器856的輸出端子和端子Nh之間連接的開關(guān)858。此外，電容854、855的電容值Cs、Ch，通常為Cs＝Ch。
下面，講述圖41的電路的動作。最初，開關(guān)857、858被分別接通、斷開。差動放大器856具有偏置Δ時，端子Nf的電壓VNf為VNf＝Vref+Δ。
接著，開關(guān)853被暫時接通，端子Nh的電位被復(fù)位成基準電壓V1。
然后，按照最低位比特數(shù)據(jù)B1的值，在開關(guān)851的作用下，基準電壓VR、VI中的某一個被端子Ng取樣，然后，開關(guān)851成為非連接狀態(tài)。
再然后，開關(guān)852接通，在電容854、855之間，出現(xiàn)電荷再分配，開關(guān)852斷開后，被分配的電荷，由電容855保持。
以下，同樣按照從低位的比特數(shù)據(jù)到高位的比特數(shù)據(jù)的順序，反復(fù)取樣和保持。在K比特數(shù)據(jù)時，取樣和保持的一個循環(huán)，反復(fù)進行K次，這時的端子Nh的電壓為VK＝(2-1·BK+2-2·BK-1+…+2-K·B1)·(VR-VI)+VI式中，BK、BK-1、…、B1為0或1。該原理和圖40一樣。
這時電容855的電位差(端子間電壓)，成為(Vk-VNf)。
接著，開關(guān)857、858被分別斷開、接通。端子Nb與差動放大器856的輸出端子連接，輸出電壓Vout成為Vout＝VNf+(VK-VNf)＝VK，可以獲得不依賴偏置Δ的輸出電壓。
此外，圖38、圖39、圖40與非專利文獻1的圖5-33、圖5-38、圖5-42對應(yīng)，圖41與專利文獻1的第1圖、第2圖對應(yīng)，介紹各自的原理。 專利文獻1特開昭59-154820號公報專利文獻2美國專利說明書第6246451號(Fig、2)非專利文獻1近代科學(xué)社《超LSI入門叢書5 MOS集成電路的基礎(chǔ)》pp.157～167(圖5-33)非專利文獻2SOCIEIY FOR INFORMATION DISPLAY 2004INTERNATONAL SIMPOSUM DIGEST DF IECHNICAL PAPERS VOLUMEXXXV pp.1556-1559 圖38所示的結(jié)構(gòu)，對于多比特化而言，存在元件數(shù)量增多，帶來面積增大的問題。
圖39所示的結(jié)構(gòu)，由于使用許多電容元件，所以存在著電容元件之間的電容值出現(xiàn)離差，容易受到選擇電容元件的晶體管開關(guān)的寄生電容及開關(guān)噪聲等的影響，容易產(chǎn)生輸出誤差的問題。
圖40、圖41所示的結(jié)構(gòu)，雖然只有2個電容元件，但由于進行數(shù)據(jù)比特數(shù)的循環(huán)動作，所以存在著在1個循環(huán)中產(chǎn)生的電容值出現(xiàn)離差，以及起因于晶體管開關(guān)的寄生電容的微小的輸出誤差在多次循環(huán)中積蓄，容易增大的問題。
另外，由于循環(huán)時間長，實質(zhì)驅(qū)動期間減少，所以存在著在數(shù)據(jù)線負載大、1個數(shù)據(jù)驅(qū)動期間短的大畫面、高精細顯示裝置的數(shù)據(jù)驅(qū)動器中難以應(yīng)用的問題。

發(fā)明內(nèi)容
這樣，本發(fā)明要解決的課題，就是提供可以削減元件數(shù)量，節(jié)省面積的數(shù)字模擬變換器及具備數(shù)字模擬變換器的顯示裝置。
另外，本發(fā)明要解決的其它課題，就是提供電容元件數(shù)較少，能夠避免實質(zhì)驅(qū)動期間減少的數(shù)字模擬變換器及具備數(shù)字模擬變換器的顯示裝置。
為了解決上述課題，本申請書展示的發(fā)明，大致采用以下的結(jié)構(gòu)。
本發(fā)明的1個形態(tài)涉及的數(shù)字模擬變換器(DAC)，具備輸出多個電壓值互異的參照電壓的參照電壓發(fā)生電路；對輸入的多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的一方構(gòu)成的第1比特組，進行邏輯運算，輸出運算結(jié)果的第1邏輯電路；對所述多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的另一方構(gòu)成的第2比特組，進行邏輯運算，輸出運算結(jié)果的第2邏輯電路；按照所述第1及第2邏輯電路的各自的輸出，將所述參照電壓發(fā)生電路輸出的多個參照電壓中，包含重復(fù)在內(nèi)的選擇的電壓，供給第1、第2端子的開關(guān)組；對從所述第1及第2端子輸入的電壓實施預(yù)定的運算，輸出運算后的輸出電壓的放大電路。
在本發(fā)明中，所述放大電路，輸出用預(yù)定的內(nèi)分比內(nèi)分供給所述第1、第2端子的電壓的電壓。
或者，在本發(fā)明中，所述放大電路，輸出用預(yù)定的外分比外分供給所述第1、第2端子的電壓的電壓。
本發(fā)明的其它形態(tài)涉及的數(shù)字模擬變換器(DAC)，具備輸出多個電壓值互異的參照電壓的參照電壓發(fā)生電路；對輸入的多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的一方構(gòu)成的第1比特組，進行邏輯運算，輸出運算結(jié)果，對所述多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的另一方構(gòu)成的第2比特組，進行邏輯運算，依次輸出運算結(jié)果的邏輯電路；按照所述邏輯電路的輸出，將所述參照電壓發(fā)生電路輸出的多個參照電壓中，包含重復(fù)在內(nèi)進行選擇，將該選擇的2個電壓，依次供給1個端子的開關(guān)組；從所述1個端子依次輸入2個電壓，對該2個電壓實施預(yù)定的運算，輸出運算后的輸出電壓的放大電路。
在本發(fā)明中，所述放大電路，輸出用預(yù)定的內(nèi)分比內(nèi)分1個端子依次供給的2個電壓。
或者，在本發(fā)明中，所述放大電路，輸出用預(yù)定的外分比外分1個端子依次供給的2個電壓。
本發(fā)明的其它形態(tài)涉及的數(shù)據(jù)驅(qū)動器，具備本發(fā)明涉及的所述數(shù)字模擬變換器。
本發(fā)明的其它形態(tài)涉及的顯示裝置，具備包含本發(fā)明涉及的所述數(shù)字模擬變換器的數(shù)據(jù)驅(qū)動器和顯示屏；根據(jù)所述數(shù)據(jù)驅(qū)動器的輸出信號，驅(qū)動所述顯示屏的數(shù)據(jù)線。
采用本發(fā)明后，能夠?qū)崿F(xiàn)削減元件數(shù)量、節(jié)省面積的DAC。

另外，采用本發(fā)明后，能夠?qū)崿F(xiàn)電容元件數(shù)較少、可以避免實質(zhì)驅(qū)動期間減少的DAC。


圖1是本發(fā)明的第1實施方式涉及的數(shù)字模擬變換器(DAC)。
圖2是本發(fā)明的第1實施方式的變形例。
圖3(a)、(b)是演算放大電路500，1比2地內(nèi)分(內(nèi)插)輸出端子T1、T2的電壓V(T1)、V(T2)時的輸出入電平對應(yīng)圖。
圖4是演算放大電路500，1比2地外分(外插)輸出端子T1、T2的電壓V(T1)、V(T2)時的本發(fā)明的DAC的輸出入電平對應(yīng)圖。
圖5是表示將與圖3(b)對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。
圖6是表示將與圖4(b)對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。
圖7是表示圖1、圖2的邏輯電路300及開關(guān)組200的結(jié)構(gòu)的一個示例的圖形。
圖8是表示圖7的變形示例的圖形。
圖9是表示圖7的變形示例的圖形。
圖10是表示圖1、圖2的邏輯電路300及開關(guān)組200的結(jié)構(gòu)的其他示例的圖形。
圖11是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的一個示例的圖形，是放大輸出用1比2的比率內(nèi)分(內(nèi)插)端子T1、T2的電壓的演算放大電路。
圖12(A)是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的一個示例的圖形，是放大輸出用1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的演算放大電路的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖13(A)是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的一個示例的圖形，是放大輸出用1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的演算放大電路的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖14是將圖11的演算放大電路高精度化的產(chǎn)物，是具備圖11的差動放大器的輸出偏置的補償功能的演算放大電路500的一個示例的圖形。
圖15是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的另一個其它示例，是放大輸出用1比2的比率內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)的電壓的演算放大電路。
圖16是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的又一個其它示例，是放大輸出用1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的電壓的演算放大電路。
圖17是是表示漏·源間電流Ids和電壓V的關(guān)系(V-I)的圖形。
圖18是表示在本發(fā)明的實施方式的多輸出DAC的結(jié)構(gòu)的圖形。
圖19是表示在本發(fā)明的顯示裝置的實施方式的圖形。
圖20是演算放大電路500，1比2地內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)時的8比特DAC的輸出入電平對應(yīng)圖。
圖21是演算放大電路500，1比2地外分(外插)端子T1、T2的電壓V(T1)、V(T2)時的8比特DAC的輸出入電平對應(yīng)圖。
圖22是表示將與圖20對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。
圖23是表示將與圖21對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。
圖24是表示將圖22中的16個參照電壓中的參照電壓V001、V004、V013、V016向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。
圖25是表示將圖23中的16個參照電壓中的參照電壓V086、V087、V090、V091向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。
圖26是表示圖24的開關(guān)組和邏輯電路的結(jié)構(gòu)的變形示例的圖形。
圖27是表示圖25的開關(guān)組和邏輯電路的結(jié)構(gòu)的變形示例的圖形。
圖28是表示本發(fā)明的其它實施方式的DAC的結(jié)構(gòu)的圖形。
圖29(A)是在圖28的DAC中，輸出用1比2的比率內(nèi)分(內(nèi)插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖30(A)是在圖28的DAC中，輸出用1比2的比率外分(外插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖31(A)是在圖28的DAC中，輸出用1比2的比率內(nèi)分(內(nèi)插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖32(A)是在圖28的DAC中，輸出用1比2的比率外分(外插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)，(B)是表示開關(guān)的接通·斷開控制的圖形。
圖33是表示圖33的變形示例的圖形。
圖34是表示本發(fā)明的其它實施方式的多輸出DAC的結(jié)構(gòu)的圖形。
圖35是表示將圖22中的16個參照電壓中的參照電壓V001、V004、V013、V016時間串行地向端子T1選擇輸出的輸入數(shù)據(jù)控制電路、開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。
圖36是表示將圖23中的16個參照電壓中的參照電壓V086、V087、V090、V091時間串行地向端子T1選擇輸出的輸入數(shù)據(jù)控制電路、開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。
圖37是表示有源矩陣驅(qū)動方式的液晶顯示裝置的典型結(jié)構(gòu)的圖形。
圖38(a)、(b)是表示顯示控制裝置中廣泛使用的現(xiàn)有技術(shù)的DAC結(jié)構(gòu)的一個示例。
圖39是表示組合電阻串DAC和電容陣列DAC的8比特DAC的結(jié)構(gòu)示例的圖形。
圖40是表示串行DAC的現(xiàn)有技術(shù)的結(jié)構(gòu)示例的圖形。
圖41是表示具備補償電壓跟隨電路的偏置功能的串行DAC的結(jié)構(gòu)的圖形。
具體實施例方式
下面，講述本發(fā)明的實施方式。
圖1是表示本發(fā)明的第1實施方式涉及的數(shù)字模擬變換器(DAC)的結(jié)構(gòu)的圖形。由圖1可知，本發(fā)明的第1實施方式涉及的DAC，由下述部件構(gòu)成發(fā)生2K個參照電壓(V(1)、V(2)、…、V(2K))的參照電壓發(fā)生電路100；輸入2K比特的數(shù)字數(shù)據(jù)信號(B(2K)、B(2K-1)、…、B3、B2、B1)，輸出邏輯運算值的邏輯電路300；根據(jù)該邏輯運算值，從2K個參照電壓中，選擇2個相同或不同的電壓，向端子T1、T2輸出的開關(guān)組200；放大輸出用1比2的比例內(nèi)分(內(nèi)插)或外分(外插)端子T1、T2的2個電壓的放大電路500。
邏輯電路300，由從最低位比特B1(LSB)到最高位比特B(2K)(MSB)為止，序列化的2K比特的數(shù)字數(shù)據(jù)信號中，輸出第奇數(shù)個的比特信號(B(2K-1)、…、B3、B1)的邏輯運算值、及第偶數(shù)個的比特信號(B(2K)、…、B4、B2)的邏輯運算值的第1、第2邏輯電路310、320構(gòu)成。
構(gòu)成選擇電路的開關(guān)組200，由下述部件構(gòu)成在輸出2K個參照電壓的各電壓供給端子和端子T2之間連接，根據(jù)第1邏輯電路310的輸出值而被控制的第1開關(guān)組201；在輸出2K個參照電壓的各電壓供給端子和端子T1之間連接，根據(jù)第2邏輯電路320的輸出值而被控制的第2開關(guān)組202。
參照電壓發(fā)生電路100，只要是能夠輸出2K個參照電壓的結(jié)構(gòu)就行，在圖1中，示出由在電壓VA、VB的供給端子之間連接的電阻串構(gòu)成的結(jié)構(gòu)。
2K個參照電壓，從電阻串的電阻連接點的各抽頭取出后輸出。
演算放大電路500，示出放大輸出用1比2的比率內(nèi)分端子T1、T2的電壓的電壓的結(jié)構(gòu)示例。關(guān)于演算放大電路500的適當?shù)慕Y(jié)構(gòu)，以后將參照圖11～圖17，詳細講述。
圖1所示的DAC，輸入2K比特的數(shù)字數(shù)據(jù)信號(B(2K)、B(2K-1)、…、B3、B2、B1)時，可以按照數(shù)據(jù)信號，選擇輸出最大4K個電壓電平。
采用本實施方式，使用能夠放大輸出用1比2的比率內(nèi)分或外分端子T1、T2的電壓的電壓的演算放大電路500后，能夠使參照電壓發(fā)生電路100中產(chǎn)生的參照電壓數(shù)，最小為2K個。這樣，即使面對多比特化，也由于參照電壓數(shù)非常少，所以能夠抑制構(gòu)成選擇參照電壓的開關(guān)組200及控制它的邏輯電路300的元件數(shù)的增加，實現(xiàn)節(jié)省面積的DAC。
在圖1的DAC中，第1、第2邏輯電路310、320，由于分別根據(jù)第奇數(shù)個、第偶數(shù)個比特信號進行運算，所以分別能用實質(zhì)K比特輸入的邏輯電路實現(xiàn)。
在本實施方式中，演算放大電路500只要是能夠用1比2的比率演算放大輸出被端子T1、T2選擇輸出的電壓(V(T1)、V(T2)就行，而不象圖39所示的結(jié)構(gòu)那樣，需要許多電容元件及開關(guān)。
另外，在本實施方式中，演算放大電路500還不象圖40、圖41所示的結(jié)構(gòu)那樣，需要進行多次的循環(huán)動作。所以能夠?qū)崿F(xiàn)電容元件數(shù)少、實質(zhì)驅(qū)動期間也不減少的DAC。
圖2是表示本發(fā)明的第1實施方式的變形例的結(jié)構(gòu)的圖形。與圖1的結(jié)構(gòu)上的不同點是追加了旨在放大輸出參照電壓發(fā)生電路100的2K個參照電壓(V(1)、V(2)、…、V(2K))的電壓跟隨電路101。特別是采用演算放大電路500包含電容的結(jié)構(gòu)，在其輸入電容比較大時，為了給電容供給足夠的電荷，最好在參照電壓發(fā)生電路100中具備電壓跟隨電路101。比外，在圖1講述的本發(fā)明的結(jié)構(gòu)中，由于用參照電壓發(fā)生電路100生成的參照電壓數(shù)少，所以即使具備電壓跟隨電路101時，也能將電路規(guī)模的增加和消耗電力的增加抑制得比較小。
下面，參照圖3、圖4，講述在本實施方式中能夠大幅度削減參照電壓數(shù)的理由。圖3(a)、圖3(b)是演算放大電路500，1比2地內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)時，本發(fā)明的DAC的輸出入電平對應(yīng)圖。圖3(a)是在圖1、圖2中，根據(jù)K＝1即2比特數(shù)據(jù)(B2、B1)，選擇輸出4個電壓電平時的輸出入電平對應(yīng)圖。
這時，參照電壓數(shù)是2個就行。將這2個參照電壓，設(shè)定成第1、第4電平V1、V4后，可以將4個電壓電平作為線性輸出。圖3(a)還示出這時根據(jù)2比特數(shù)據(jù)(B2、B1)，作為V(T1)、V(T2)選擇的參照電壓V1、V4的組合。此外，在輸出入電平對應(yīng)圖中，在符號V之附帶電平數(shù)，表示各電壓電平。
另外，輸出電壓Vout是1比2內(nèi)分電壓V(T1)、V(T2)的電壓時，下述關(guān)系成立。
Vout＝{2·V(T1)+V(T2)}/3…(1) 因此，根據(jù)2比特數(shù)據(jù)(B2、B1)，作為(V(T1)、V(T2))，分別選擇(V1、V1)、(V1、V4)、(V4、V1)、(V4、V4)時，根據(jù)公式(1)，能夠確認Vout分別成為V1、V2、V3、V4，可以根據(jù)2個參照電壓，輸出4個線性電壓。
圖3(b)是根據(jù)K＝2即4比特數(shù)據(jù)(B4、B3、B2、B1)，選擇輸出16個電壓電平時的輸出入電平對應(yīng)圖。這時，參照電壓數(shù)是4個就行。將這4個參照電壓，設(shè)定成第1、第4、第13、第16電平V1、V4、V13、V16后，可以將16個電壓電平作為線性輸出。
然后，將圖3(b)所示的、根據(jù)4個參照電壓包含重復(fù)在內(nèi)選擇的((V(T1)、V(T2))代入公式(1)后，可以獲得V1～V16的Vout，能夠確認可以根據(jù)4個參照電壓，輸出16個線性電壓。
以上，圖3(a)、(b)示出K＝1，2時的情況，但K＝3以上時，對于2K比特數(shù)據(jù)(B(2K)、B(2K-1)、…、B3、B2、B1)而言，也可以根據(jù)2K個參照電壓，輸出4K個線性電壓。
此外，2K個參照電壓的電平設(shè)定，可以利用下列公式(2)給予。式中，運算符號∑K-1X＝0，表示X＝0～K-1為止的總和。
VREF1＝1+(ε0·40)+(ε1·41)+(ε2·42)+…+(εK-1·4K-1)＝1+∑K-1X＝0(εX·4X)式中，εX＝0，3…(2) 圖4(a)和圖4(b)是演算放大電路500，1比2地外分(外插)端子T1、T2的電壓V(T1)、V(T2)時的本發(fā)明的DAC的輸出入電平對應(yīng)圖。圖4(a)是在圖1、圖2中，根據(jù)K＝1即2比特數(shù)據(jù)(B2、B1)，選擇輸出4個電壓電平時的輸出入電平對應(yīng)圖。這時，參照電壓數(shù)是2個就行。將這2個參照電壓，設(shè)定成第2、第3電平V2、V3后，可以將4個電壓電平作為線性輸出。
圖4(a)還示出這時根據(jù)2比特數(shù)據(jù)(B2、B1)，作為V(T1)、V(T2)選擇的參照電壓V1、V4的組合。
另外，輸出電壓Vout是1比2外分電壓V(T1)、V(T2)的電壓時，下述關(guān)系成立。
Vout＝2·V(T1)-V(T2)…(3) 因此，根據(jù)2比特數(shù)據(jù)(B2、B1)，作為(V(T1)、V(T2))，分別選擇(V2、V3)、(V2、V2)、(V3、V3)、(V3、V2)時，根據(jù)公式(3)，能夠確認Vout分別成為V1、V2、V3、V4，可以根據(jù)2個參照電壓，輸出4個線性電壓。
圖4(b)是根據(jù)K＝2即4比特數(shù)據(jù)(B4、B3、B2、B1)，選擇輸出16個電壓電平時的輸出入電平對應(yīng)圖。這時，參照電壓數(shù)是4個就行。
將這4個參照電壓，設(shè)定成第6、第7、第10、第11電平V6、V7、V10、V11后，可以將16個電壓電平作為線性輸出。
然后，將圖4(b)所示的、根據(jù)4個參照電壓包含重復(fù)在內(nèi)選擇的((V(T1)、V(T2))代入公式(3)后，可以獲得V1～V16的Vout，能夠確認可以根據(jù)4個參照電壓，輸出16個線性電壓。
以上，圖4(a)、圖4(b)示出K＝1，2時的情況，但K＝3以上時，對于2K比特數(shù)據(jù)(B(2K)、B(2K-1)、…、B3、B2、B1)而言，也可以根據(jù)2K個參照電壓，輸出4K個線性電壓。
此外，2K個參照電壓的電平設(shè)定，可以利用下列公式設(shè)定。
VREF2＝1+(ε0·40)+(ε1·41)+(ε2·42)+…+(εK-1·4K-1)＝1+∑K-1X＝0(εX·4X)式中，εX＝1，2…(4) 此外，公式(2)和(4)的不同之處，只是εX可取的值不同。
圖5、圖6是分別表示將與圖3(b)、圖4(b)對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。如圖5、圖6所示，在本發(fā)明中，根據(jù)第偶數(shù)個比特信號選擇給端子T1的參照電壓，根據(jù)第奇數(shù)個比特信號選擇給端子T2的參照電壓。下面，講述其原理。

首先，講述輸出電壓Vout以1比2內(nèi)分電壓V(T1)、V(T2)時的情況。如果使用2K位的二進制數(shù)(bk-1、ak-1、bk-2、ak-2、…、b1、a1、b0、a0)，數(shù)字數(shù)據(jù)是2K比特數(shù)據(jù)時，輸出電壓Vout的1～4K電平，就可以表示為下列公式(5)、(6)。
Vout＝1+(a0·20)+(b0·21)+(a1·22)+(b1·23)+…+(ak-1·22(K-1))+(bK-1·22(K-1)+1)＝1+∑K-1X＝0(aX·22X+bX·22X+1) 式中，ax，bX＝0，1…(5)＝1+∑K-1X＝0(ax+2·bX)·4X式中，ax，bX＝0，1…(6) 此外，ax、bx，分別是2K位的二進制數(shù)的奇數(shù)位、偶數(shù)位的各值(0或1)。
另外，2K位的二進制數(shù)為了表示0～(4K-1)給右邊加1，使其與左邊Vout的1～4K為止的電平數(shù)一致。
另外，公式(6)還可以用2位的四進制數(shù)表記。而且，對于ax，bX＝0，1而言的(ax+2·bX)的關(guān)系，成為表1所示的關(guān)系。 表1

可是，輸出電壓Vout以1比2內(nèi)分參照電壓V(T1)、V(T2)的電壓電平時，公式(1)成立，而且，可用公式(2)表示參照電壓V(T1)、V(T2)。
因此，根據(jù)公式(2)，可將V(T1)、V(T2)如下表示。
V(T1)＝1+∑K-1X＝0(βx·4X)式中，βX＝0，3…(7) V(T2)＝1+∑K-1X＝0(αx·4X)式中，αX＝0，3…(8) 然后，將公式(7)、(8)代入公式(1)后，可以獲得以下的公式。
Vout＝1+∑K-1X＝0{(αX+2·βX)/3}·4X式中，αX，βX＝0，3…(9) 公式(9)的∑項，表示K位的4進制數(shù)；(αX+2·βX)/3，表示各位的值。對于αX，βX＝0，3而言的αX+2·βX)/3的關(guān)系，成為表2所示的關(guān)系。 表2

將公式(9)及表2與公式(6)及表1進行比較后，可知兩者存在同等的關(guān)系。
因此，能夠確認用公式(2)規(guī)定V(T1)、V(T2)，滿足公式(1)的關(guān)系時，Vout的電壓電平可取1～4K電平，根據(jù)公式(2)設(shè)定參照電壓是正確的。
另外，比較表1、表2，可以推導(dǎo)出如下關(guān)系。
βX＝3·bX 式中，bX＝0，1…(10) αX＝3·aX 式中，aX＝0，1…(11) 將公式(10)、(11)代入公式(7)、(8)后，V(T1)＝1+∑K-1X＝0(3·bX·4X)式中，bX＝0，1…(12) V(T2)＝1+∑K-1X＝0(3·aX·4X)式中，aX＝0，1…(13) 根據(jù)公式(12)、(13)，V(T1)的電平，用Vout的二進制數(shù)表記的偶數(shù)位的各值(bX)規(guī)定；V(T2)的電平，用Vout的二進制數(shù)表記的奇數(shù)位的各值(aX)規(guī)定。
因此，這表明輸出電壓Vout是以1比2內(nèi)分電壓V(T1)、V(T2)的電壓時，分別根據(jù)第偶數(shù)個比特信號及第奇數(shù)個比特信號，選擇給端子T1、T2的參照電壓。
因此，可以確認根據(jù)4比特數(shù)據(jù)(B4、B3、B2、B1)的輸出入電平對應(yīng)圖(圖3(b))，抽出分別作為V(T1)、V(T2)選擇的參照電壓V1、V4、V13、V16的條件后，就如圖5所示，供給端子T1的各參照電壓的選擇，被比特信號(B4、B2)規(guī)定；供給端子T2的各參照電壓的選擇，被比特信號(B3、B1)規(guī)定。
下面，講述Vout的二進制數(shù)表記和參照電壓V(T1)、V(T2)的關(guān)系。將有關(guān)V(T1)的公式(12)，變形成下述二進制數(shù)表記。
V(T1)＝1+∑K-1X＝0{(2+1)·bX·4X}＝1+∑K-1X＝0(bx·22X+1+bX·22X) 式中，bX＝0，1…(14) 比較公式(5)和公式(14)，Vout的輸出電平用二進制數(shù)對應(yīng)，用bX表記偶數(shù)位，用aX表記1位下的奇數(shù)位時，可以推導(dǎo)出和(bX、aX)相同的2位被定作(bx、bX)的電壓電平，成為V(T1)。
另外，有關(guān)V(T2)的公式(13)，也同樣變形成二進制數(shù)表記。
V(T2)＝1+∑K-1X＝0(aX·22X+1+aX·22X)式中，aX＝0，1…(15) 比較公式(5)和公式(15)，Vout的輸出電平用二進制數(shù)對應(yīng)，用bX表記偶數(shù)位，用aX表記1位下的奇數(shù)位時，可以推導(dǎo)出和(bX、aX)相同的2位被定作(aX、aX)的電壓電平，成為V(T2)。
例如與4比特數(shù)據(jù)(B4、B3、B2、B1)對應(yīng)的Vout，在(0，1，0，0)時，根據(jù)偶數(shù)位的B4、B2的值，V(T1)成為(0，0，0，0)；根據(jù)奇數(shù)位的B3、B1的值，V(T2)成為(1，1，0，0)；與圖3(b)所示的關(guān)系一致。

此外，V(T1)、(T2)選擇相同的參照電壓時，根據(jù)公式(1)，V(T1)＝V(T2)＝Vout可以根據(jù)公式(14)、(15)，推出bX＝aX。
這樣，V(T1)、(T2)選擇相同的參照電壓時，規(guī)定V(T1)的二進制表記的偶數(shù)位的各值(bX)，和規(guī)定V(T2)的奇數(shù)位的各值(aX)，成為相等的關(guān)系。
例如在圖5中，向V(T1)V(T2)選擇輸出參照電壓V01的偶數(shù)比特數(shù)據(jù)(B4、B2)、奇數(shù)比特數(shù)據(jù)(B3、B1)，都存在(0，0)的相等關(guān)系，其他的參照電壓也一樣。
下面，講述輸出電壓Vout以1比2外分(外插)電壓V(T1)、V(T2)的情況。此外，關(guān)于Vout的公式(5)(6)及表1，都原封不動的使用。
輸出電壓Vout以1比2外分(外插)參照電壓V(T1)、V(T2)的電壓電平時，公式(3)成立，而且，可用公式(4)表示參照電壓V(T1)、V(T2)。
因此，根據(jù)公式(4)，可將V(T1)、V(T2)如下表示。
V(T1)＝1+∑K-1X＝0(βX·4X)式中，βX＝1，2…(16) V(T2)＝1+∑K-1X＝0(αX·4X)式中，αX＝1，2…(17) 將公式(16)、(17)代入公式(3)后，可以獲得以下的公式。
Vout＝1+∑K-1X＝0(-αX+2·βX)·4X式中，αX，βX＝1，2…(18) 公式(18)的∑項，表示K位的4進制數(shù)；(-αX+2·βX)，表示各位的值。對于αX，βX＝1，2而言的(-αX+2·βX)的關(guān)系，成為表3所示的關(guān)系。 表3

在這里，將公式(18)及表3與公式(6)及表1進行比較后，可知兩者存在同等的關(guān)系。
因此，能夠確認用公式(4)規(guī)定V(T1)、V(T2)，滿足公式(3)的關(guān)系時，Vout的電壓電平可取1～4K電平，根據(jù)公式(4)設(shè)定參照電壓是正確的。
另外，比較表1、表3，可以推導(dǎo)出如下關(guān)系。
βX＝1+bX 式中，bX＝0，1…(19) αX＝2-aX 式中，aX＝0，1…(20) 將公式(19)、(20)代入公式(16)、(17)后，V(T1)＝1+∑K-1X＝0(1+bX)·4X式中，bX＝0，1
…(21) V(T2)＝1+∑K-1X＝0(2-aX)·4X式中，aX＝0，1…(22) 根據(jù)公式(21)、(22)，V(T1)的電平，用Vout的二進制數(shù)表記的偶數(shù)位的各值(bX)規(guī)定；V(T2)的電平，用Vout的二進制數(shù)表記的奇數(shù)位的各值(aX)規(guī)定。
因此，這表明輸出電壓Vout是以1比2外分電壓V(T1)、V(T2)的電壓時，分別根據(jù)第偶數(shù)個比特信號及第奇數(shù)個比特信號，選擇給端子T1、T2的參照電壓。
因此，可以確認根據(jù)4比特數(shù)據(jù)(B4、B3、B2、B1)的輸出入電平對應(yīng)圖(圖4(b))，抽出分別作為V(T1)、V(T2)選擇的參照電壓V6、V7、V10、V11的條件后，就如圖6所示，供給端子T1的各參照電壓的選擇，被比特信號(B4、B2)規(guī)定；供給端子T2的各參照電壓的選擇，被比特信號(B3、B1)規(guī)定。
下面，講述Vout的二進制數(shù)表記和參照電壓V(T1)、V(T2)的關(guān)系。將有關(guān)V(T1)的公式(21)，變形成下述二進制數(shù)表記。
V(T1)＝1+∑K-1X＝0(1+bX)·22X式中，bX＝0，1…(23) 比較公式(5)和公式(23)，(1+bX)是2K位的二進制數(shù)的奇數(shù)位的值，bX＝0時，(1+bX)＝1bX＝1時，(1+bX)＝2
但是，(1+bX)＝2時，往上進1位。
所以，Vout的輸出電平用二進制數(shù)對應(yīng)，用bX表記偶數(shù)位，用aX表記1位下的奇數(shù)位時，可以推導(dǎo)出bX＝0時，和(bX、aX)相同的2位被定作(0、1)的電壓電平，成為V(T1)；bX＝1時，和(bX、aX)相同的2位被定作(1、0)的電壓電平，成為V(T1)。
另外，有關(guān)V(T2)的公式(22)，也同樣變形成二進制數(shù)表記。
V(T2)＝1+∑K-1X＝0(2-aX)·22X式中，aX＝0，1…(24) 比較公式(5)和公式(24)，(2-aX)是2K位的二進制數(shù)的奇數(shù)位的值，aX＝0時，(2-aX)＝2aX＝1時，(2-aX)＝1 但是，(2-aX)＝2時，往上進1位。
所以，Vout的輸出電平用二進制數(shù)對應(yīng)，用bX表記偶數(shù)位，用aX表記1位下的奇數(shù)位時，可以推導(dǎo)出aX＝0時，和(bX、aX)相同的2位被定作(1、0)的電壓電平，成為V(T2)；aX＝1時，和(bX、aX)相同的2位被定作(0、1)的電壓電平，成為V(T2)。
例如與4比特數(shù)據(jù)(B4、B3、B2、B1)對應(yīng)的Vout，在(0，1，0，0)時，根據(jù)偶數(shù)位的B4、B2的值，V(T1)成為(0，1，0，1)；根據(jù)奇數(shù)位的B3、B1的值，V(T2)成為(0，1，1，0)；與圖4(b)所示的關(guān)系一致。
此外，V(T1)、(T2)選擇相同的參照電壓時，根據(jù)公式(3)，V(T1)＝V(T2)＝Vout，可以根據(jù)公式(23)、(24)，推出(1+bX)＝(2-aX)式中，aX，bX＝0，1滿足它的(bX，aX)的條件如下。
(bX，aX)＝(0，1)、(1、0) 這樣，V(T1)、(T2)選擇相同的參照電壓時，規(guī)定V(T1)的二進制表記的偶數(shù)位的各值(bX)，和規(guī)定V(T2)的奇數(shù)位的各值(aX)，成為互補(反相)的關(guān)系。
例如在圖6中，向V(T1)V(T2)選擇輸出參照電壓V06的偶數(shù)比特數(shù)據(jù)(B4、B2)、奇數(shù)比特數(shù)據(jù)(B3、B1)，分別存在(0，0)、(1，1)的互補(反相)關(guān)系，其他的參照電壓也一樣。
圖7是表示圖1、圖2的邏輯電路300及開關(guān)組200的結(jié)構(gòu)的一個示例的圖形。圖7是表示向端子T1、T2選擇輸出參照電壓V(n)的電路結(jié)構(gòu)的一個示例的圖形。該電路由下述部件構(gòu)成在參照電壓V(n)的供給端子N和端子T2之間連接的晶體管開關(guān)2001；在供給端子N和端子T1之間連接的晶體管開關(guān)2002；根據(jù)第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)，向開關(guān)2001的控制端輸出邏輯運算值的第1邏輯電路3101；根據(jù)第偶數(shù)個比特信號(B(2K)、…、B4、B2)，向開關(guān)2002的控制端輸出邏輯運算值的邏輯運算值的第2邏輯電路3201。
具體地說，開關(guān)2001、2002，用P溝道型晶體管開關(guān)構(gòu)成；邏輯電路3101、3201，用NAND電路構(gòu)成。輸入NAND電路3101、3201的各比特信號，被輸入正信號或其互補信號中的某一個，只有被輸入的所有信號成為1時，輸出的邏輯值為0，P溝道型晶體管開關(guān)被接通。此外，互補信號，在圖中未示出。
圖8是表示圖7的變形示例的圖形。是將P溝道型晶體管2001、2002置換成N溝道型晶體管2003、2004、將NAND電路3101、3201置換成NOR電路3102、3202的結(jié)構(gòu)，輸入NOR電路3102、3202的各比特信號，被輸入正信號或其互補信號中的某一個，只有被輸入的所有信號成為0時，輸出的邏輯值為1，N溝道型晶體管開關(guān)被接通。
此外，還可以在圖7的NAND電路3101、3201的輸出中，采用通過倒相器，輸入N溝道型晶體管2003、2004的控制端的結(jié)構(gòu)。但這時，與圖8的結(jié)構(gòu)相比，元件數(shù)只增加倒相器的部分。
圖9也是表示圖7的變形示例的圖形。是將P溝道型晶體管2001、2002置換成由P溝道及N溝道型晶體管構(gòu)成的傳輸門開關(guān)2005、2006，將NAND電路3101、3201置換成由NAND電路和倒相器構(gòu)成的電路3103、3203的結(jié)構(gòu)。
圖7、圖8結(jié)構(gòu)，在電源電壓范圍中，適合于參照電壓分別為規(guī)定的電壓以上或小于規(guī)定的電壓等時，例如適合于液晶顯示裝置的點反相驅(qū)動用的DAC等。在液晶顯示裝置的點反相驅(qū)動中，數(shù)據(jù)驅(qū)動器輸出的灰度信號電壓，具備成為相對基板電極的一定電壓Vcom以上的正極性灰度信號電壓，和成為小于一定電壓Vcom的負極性灰度信號電壓。
圖7、圖8結(jié)構(gòu)，是分別適合于正極用DAC、負極用DAC的結(jié)構(gòu)。另一方面，圖9適合于參照電壓達到電源電壓范圍等時，例如，液晶顯示裝置的公共反相驅(qū)動用的DAC等。
在液晶顯示裝置的公共反相驅(qū)動中，由于相對基板電極的電壓Vcom按照極性改變電位，所以數(shù)據(jù)驅(qū)動器輸出的正極性及負極性灰度信號電壓，大致達到相同的電壓的范圍。圖9的結(jié)構(gòu)，適合于這種DAC。
圖10是表示圖1、圖2的邏輯電路300及開關(guān)組200的結(jié)構(gòu)的其他示例的圖形。在圖10中，采用在圖1、圖2的第1、第2邏輯電路310、320中，將分別輸入的比特信號，進一步分作高位比特組和低位比特組，對高位比特組和低位比特組逐一輸出邏輯運算值的結(jié)構(gòu)。
由圖10可知，在向端子T1、T2選擇輸出參照電壓V(n)的電路結(jié)構(gòu)中，由下述部件構(gòu)成在參照電壓V(n)的供給端子N和端子T2之間串連的晶體管開關(guān)2007、2008；在供給端子N和端子T1之間連接的晶體管開關(guān)2009、2010。
進而，還由下述部件構(gòu)成根據(jù)第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)的低位比特(B(2L-1)、…、B1)及高位比特(B(2K-1)、…、B(2L+1))的每一個，向開關(guān)2007、2008的控制端輸出邏輯運算值的第1邏輯電路310的要素電路3104；根據(jù)第偶數(shù)個比特信號(B(2K)、…、B4、B2)的低位比特(B(2L)、…、B2)及高位比特(B(2K)、…、B(2L+2))的每一個，向開關(guān)2009、2010的控制端輸出邏輯運算值的第2邏輯電路320的要素電路3104。
具體地說，開關(guān)2007～2010，用P溝道型晶體管開關(guān)構(gòu)成；邏輯電路3104、3204，用2組NAND電路構(gòu)成。
此外，輸入2組NAND電路3104、3204的各比特信號，被輸入正信號或其互補信號中的某一個，只有被輸入的所有信號成為1時，輸出的邏輯值為0，P溝道型晶體管開關(guān)被接通。
圖10的結(jié)構(gòu)，將參照電壓V(n)的供給端子N和端子T1、T2之間連接的開關(guān)，作為多個，從而與圖7的結(jié)構(gòu)相比，可以簡化控制開關(guān)的邏輯電路的結(jié)構(gòu)。另外，歸納共同的邏輯電路，共享輸入比特信號后，還能削減邏輯電路整體的元件數(shù)。
圖11(A)是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的一個示例的圖形，是放大輸出用1比2的比率內(nèi)分(內(nèi)插)端子T1、T2的電壓的演算放大電路。由下列部件構(gòu)成一端與端子T1連接的開關(guān)SW11，在開關(guān)SW11的另一端和基準電壓Vref之間連接的電容C11，一端與端子T2連接的開關(guān)SW12，在開關(guān)SW12的另一端和基準電壓Vref之間連接的電容C12，在開關(guān)SW12的另一端和開關(guān)SW11的另一端之間連接的開關(guān)SW13。開關(guān)SW11、SW13、電容C11的連接點，與差動放大器501的非反相輸入端子(+)連接。差動放大器501，采用輸出端子與反相輸入端子(-)連接的電壓隨動結(jié)構(gòu)。
圖11(B)是表示開關(guān)SW11、SW12、SW13的接通·斷開控制的圖形。
在期間t1，開關(guān)SW11、SW12接通，開關(guān)SW13斷開時，電壓V(T1)、V(T2)被外加給電容C11、C12的一端，在期間t1，開關(guān)SW11、SW12斷開、開關(guān)SW13接通時，由于進行電荷再分配，所以差動放大器501的電壓被確定。該電壓作為電壓Vout，被差動放大器501的輸出端子放大輸出。期間t1、t2中的電容C11、C12，在電荷守恒定律的作用下，下列關(guān)系式成立。
C11·V(T1)+C12·V(T2)＝(C11+C12)·Vout 電容C11、C12，被設(shè)定成比率2比1的電容值時，由上式可以推出下式，和公式(1)相同。
Vout＝{C11·V(T1)+C12·V(T2)}/(C11+C12)＝{2·V(T1)+V(T2)}/3 圖11的結(jié)構(gòu)，不需要許多電容及許多開關(guān)，只需2個電容C11、C12和少量的開關(guān)就能構(gòu)成，而且不必進行反復(fù)動作，驅(qū)動時間縮短到只要期間t1就行。因此，適合于高精度、高速驅(qū)動的大畫面顯示裝置的數(shù)據(jù)驅(qū)動器的DAC等。
圖12、圖13是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的一個示例的圖形，是放大輸出用1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的演算放大電路。
這些演算放大電路，采用具備下述單元的結(jié)構(gòu)該單元具有電容和差動放大器，將被端子T1及T2給予的參照電壓的差電壓，作為所述電容的端子間電壓給予，將所述電容的端子間電壓與端子T1及T2的參照電壓的一方相加或相減去，從而輸出外分被端子T1及T2給予的參照電壓的電壓地進行控制。
在圖12(A)中，示出演算放大電路500的結(jié)構(gòu)的一個示例，圖12(B)示出第1～第3開關(guān)SW21、SW22、SW23在1個輸出期間中的接通·斷開控制的狀態(tài)。該演算放大電路500，由下列部件構(gòu)成第1端子T1與OP放大器等的差動放大器501的非反相輸入端子(+)連接，一端與差動放大器501的反相輸入端子(-)連接，另一端和輸出電壓Vout連接的開關(guān)SW22；一端與差動放大器501的反相輸入端子連接，另一端和電容C20的一端連接的開關(guān)SW23；一端與第2端子T2連接，另一端與電容C20和開關(guān)SW23的連接點連接的開關(guān)SW21。電容C20，在SW21、SW23的連接點和輸出電壓Vout之間連接。
由圖12(B)可知在期間t1中，將開關(guān)SW23斷開，將開關(guān)SW21、SW22接通后，電壓隨動結(jié)構(gòu)的差動放大器501的輸出端子電壓Vout，成為非反相輸入端子(+)的端子電壓V(T1)，該電壓V(T1)被外加給與輸出端子連接的電容C20的一端。另外，電容C20的另一端(SW21、SW23的連接點)，被外加第2端子T2的電壓V(T2)，所以將輸出端子側(cè)作為基準的電容C1的端子間電壓，就成為ΔV＝V(T2)-V(T1)…(25) 接著，在期間t2中，將開關(guān)SW21、SW22斷開，將開關(guān)SW23接通后，形成電容C20在差動放大器501的輸出端子和反相輸入端子(-)之間連接的電路，電壓(Vout+ΔV)被外加給反相輸入端子(-)。另外，電壓隨動結(jié)構(gòu)的差動放大器501，在非反相輸入端子(+)和反相輸入端子(-)各自的外加電壓相等時，成為穩(wěn)定狀態(tài)，所以下列公式(26)成立 V(T1)＝(Vout+ΔV)…(26) 使用上述ΔV的關(guān)系式(25)、(26)，解Vout后，可得Vout＝2·V(T1)-V(T2)…(27)輸出電壓Vout，成為1比2外分第1端子電壓V(T1)和第2端子電壓V(T2)的電壓。
然后，第1端子電壓比第2端子電壓低時(V(T1)＜V(T2))，輸出端子電壓Vout在靠近第1端子電壓V(T1)的低電位側(cè)被外分(外插)；第1端子電壓比第2端子電壓高時(V(T1)＞V(T2))，輸出端子電壓Vout在靠近第1端子電壓V(T1)的高電位側(cè)被外分(外插)。
在圖13(A)中，示出演算放大電路500的結(jié)構(gòu)的其它示例，圖13(B)示出圖13(A)的開關(guān)SW31、SW32、SW33在1個輸出期間中的接通·斷開控制的狀態(tài)。在圖13(A)中，該演算放大電路500，具備一端與第1端子T1連接，另一端與OP放大器等的差動放大器501的非反相輸入端子(+)連接的開關(guān)SW31；一端與第1端子T1連接，另一端與電容C30的一端連接的開關(guān)SW33；一端與第2端子T2連接，另一端與電容C30的一端連接的開關(guān)SW32。電容C30的另一端與非反相輸入端子(+)連接，輸出端子與反相輸入端子(-)連接。
如圖13(B)所示在期間t1中，將開關(guān)SW33斷開，將開關(guān)SW31、SW32分別接通后，第1端子T1的電壓V(T1)，被外加給非反相輸入端子(+)，第2端子T2的電壓V(T2)，被外加給電容C30的一端(SW21、SW23的連接點)，將非反相輸入端子(+)側(cè)作為基準的電容C30的端子間電壓，就成為ΔV＝V(T2)-V(T1)…(28) 接著，在期間t2中，將開關(guān)SW31、SW32斷開，將開關(guān)SW23接通后，形成電容C30在端子T1和非反相輸入端子(+)之間連接的電路，電壓(Vout+ΔV)被外加給非反相輸入端子(+)。這樣，非反相輸入端子的電壓，被電壓隨動結(jié)構(gòu)的差動放大器501的輸出端子電壓Vout輸出，下列公式(29)成立 Vout＝V(T1)-ΔV…(29) 使用上述ΔV的關(guān)系式(28)、(29)，解Vout后，可得Vout＝2·V(T1)-V(T2)…(30)輸出電壓Vout，成為1比2外分第1端子電壓V(T1)和第2端子電壓V(T2)的電壓。
然后，第1端子電壓比第2端子電壓低時(V(T1)＜V(T2))，輸出端子電壓Vout在靠近第1端子電壓V(T1)的低電位側(cè)被外分(外插)；第1端子電壓比第2端子電壓高時(V(T1)＞V(T2))，輸出端子電壓Vout在靠近第1端子電壓V(T1)的高電位側(cè)被外分(外插)。
圖11～圖13，示出包含圖1、圖2的演算放大電路500的電容和開關(guān)的典型的結(jié)構(gòu)例?？墒墙鼇?，為了實現(xiàn)更高的顯示質(zhì)量，要求顯示裝置多灰度化，從而對高精度輸出的要求越來越高。因此，還能對圖11～圖13附加各種高精度化功能。
圖14(A)是將圖11的演算放大電路高精度化的產(chǎn)物，是具備圖11的差動放大器501的輸出偏置的補償功能的演算放大電路500的一個示例。由圖14(A)可知，該演算放大電路由下列部件構(gòu)成基準電壓Vret輸入非反相輸入端子(+)，電容C11、C12的一端與反相輸入端子(-)連接的差動放大器501；在端子T1和電容C11的另一端之間連接的開關(guān)SW11；在端子T2和電容C12的另一端之間連接的開關(guān)SW12；在開關(guān)SW11和電容C11的連接點、開關(guān)SW12和電容C12的連接點的之間連接的開關(guān)SW13；在差動放大器501的輸出端子和反相輸入端(-)之間連接的開關(guān)SW14；在差動放大器501的輸出端子和開關(guān)SW11和電容C11的連接點之間連接的開關(guān)SW15。此外，電容C11、C12的電容比為2比1。
圖14(B)是表示圖14(A)的開關(guān)SW11、SW12、SW13、SW14、SW15的接通·斷開控制的圖形。在期間t1中，開關(guān)SW11、SW12、SW14接通，開關(guān)SW13、SW15斷開后，與差動放大器501的反相輸入端(-)連接的電容C11、C12的一端的電壓，對基準電壓Vref而言，成為包含偏置Δ的電壓(Vref+Δ)，電容C11、C12的另一端的電壓，分別外加電壓V(T1)、V(T2)。在期間t2中，開關(guān)SW11、SW12、SW14斷開，開關(guān)SW13、SW15接通后，在電容C11、C12之間進行電荷重新分配，從而使差動放大器501的輸出端子和反相輸入端(-)的電壓差被確定。期間t1、t2中的電容C11、C12，在電荷守恒定律的作用下，下列關(guān)系式成立。
C11·{V(T1)-(Vref+Δ)}+C12·{V(T2)-(Vref+Δ)}＝(C11+C12)·{Vout-(Vref+Δ)} 在這里，消去(Vref+Δ)項，電容C11、C12的電容值之比為2比1時，根據(jù)上式，Vout被按照下式給予，成為與公式(1)相同。
Vout＝{C11·V(T1)+C12·V(T2)}/(C11+C12)＝{2·V(T1)+V(T2)}/3 綜上所述，圖14(A)的演算放大電路可以不依賴于差動放大器501的輸出偏置，放大輸出以1比2的比例內(nèi)分(內(nèi)插)端子T1、T2的電壓的電壓。
圖15是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的另一個其它示例，是放大輸出用1比2的比率內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)的演算放大電路。圖15是應(yīng)用專利文獻2(美國專利說明書第6246451號(Fig、2))的放大器部分的結(jié)構(gòu)。專利文獻2的放大器部分，具有多個輸入對中的一個與輸出端連接的差動對，將2個電壓選擇性地輸入各差動對的輸入對的另一個，從而可以輸出等分2個電壓的多個電壓電平。
另一方面，圖15可以用1比2的比率內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)，采用下述結(jié)構(gòu)具有3個輸入對中的一個與輸出端連接的差動對，將端子T1與2個差動對的輸入對的另一個固定連接，將端子T2與1個差動對的輸入對的另一個固定連接。
由圖15可知，該電路具備輸出對與構(gòu)成負載電路的電流反射鏡(由晶體管520、521構(gòu)成)共同連接的3個差動對(差動晶體管對511、512和電流源晶體管517，差動晶體管對513、514和電流源晶體管518，差動晶體管對515、516和電流源晶體管519)；差動對(513、514)的非反相輸入和反相輸入(晶體管對513、514的柵極)，與端子T1和輸出端子連接；差動對(515、516)的非反相輸入和反相輸入(晶體管對515、516的柵極)，與端子T1和輸出端子連接；放大器522輸入電流反射鏡(520、521)的輸出端(晶體管515、521的連接點)的電壓，輸出端與輸出端子連接。
在圖15中，用相同尺寸的晶體管構(gòu)成3對差動晶體管對，將驅(qū)動各差動對的電流源(517、518、519)也相同地設(shè)定時，能夠?qū)?∶2內(nèi)插V(T1)和V(T2)的電壓，作為輸出電壓Vout輸出。此外，在圖15中，還可以將2組差動晶體管對513、514和電流源晶體管518，差動晶體管對515、516和電流源晶體管519，置換成使溝道寬度分別增加1倍的1組差動晶體管對和使電流量增加1倍的電流源晶體管的結(jié)構(gòu)。
圖16是表示圖1、圖2的演算放大電路500的結(jié)構(gòu)的又一個其它示例，是放大輸出用1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的演算放大電路。

圖16是采用具有2個輸入對中的一個與端子T1連接的差動對，輸入對的另一個與端子T2和輸出端子連接的結(jié)構(gòu)。具體地說，該電路具備輸出對與構(gòu)成負載電路的電流反射鏡(由晶體管537、538構(gòu)成)共同連接的2個差動對(由差動晶體管對531、532和電流源晶體管535構(gòu)成的差動對，由差動晶體管對533、534和電流源晶體管536構(gòu)成的差動對)；構(gòu)成差動對(531、532)的非反相輸入和反相輸入的晶體管對531、532的柵極，與端子T1和端子T2連接；差動對(533、534)的非反相輸入和反相輸入(晶體管對533、534的柵極)，與端子T1和輸出端子連接；放大器539輸入電流反射鏡(537、538)的輸出端(晶體管531、533、538的連接點)的電壓，輸出端與輸出端子連接。
在圖16中，用相同尺寸的晶體管構(gòu)成2對差動晶體管對，將驅(qū)動各差動對的電流源(535、536)也相同地設(shè)定時，能夠?qū)?∶2外插V(T1)和V(T2)的電壓，作為輸出電壓Vout輸出。
下面，參照圖17，講述圖16能夠以1比2的比率外分(外插)端子T1、T2的電壓V(T1)、V(T2)的原理。
圖17是講述V(T1)＞V(T2)時的作用的圖形，是表示漏·源間電流Ids和電壓V的關(guān)系(V-I)的圖形，示出晶體管531、532的特性曲線1和晶體管533、534的特性曲線2。各晶體管的動作點，在于各自的特性曲線上，此外，2個差動對的各自的源極電位單獨變化后，2個特性曲線相互只向橫軸方向錯開。
將與晶體管531、532、533、534的各自的動作點a、b、c、d對應(yīng)的電流(漏·源間電流)，分別作為Ia、Ib、Ic、Id后，作為圖17的各晶體管的電流的關(guān)系，下列公式(31)、(32)成立。
Ia+Ib＝Ic+Id…(31)Ia+Ic＝Ib+Id…(32) 在這里，公式(31)是根據(jù)流入電流源535、536的電流相等推出的公式，公式(32)是根據(jù)電流反射鏡(537、538)的輸出入電流相等推出的公式。
計算上述關(guān)系式，可以推出下列公式(33)。
Ia＝Id、Ib＝Ic…(33) 根據(jù)公式(33)，4個動作點a、b、c、d，如圖17所示確定。晶體管531、533、534的動作點a、c，對于圖17的橫軸V而言，V＝V(T1)是共同的。所以連接4個動作點的圖形，成為平行四邊形，邊ad和邊bc相等，所以，輸出電壓Vout成為1比2外分電壓V(T1)、V(T2)的電壓。
圖17是表示V(T1)≥V(T2)時的作用的圖形，但V(T1)≤V(T2)時，輸出電壓Vout也同樣成為1比2外分電壓V(T1)、V(T2)的電壓。
圖18是表示在本發(fā)明的實施方式中多輸出DAC的結(jié)構(gòu)的圖形。參照電壓發(fā)生電路100，能夠使多個譯碼器400(由邏輯電路300和開關(guān)組200構(gòu)成)共享。
圖19是表示在本發(fā)明的顯示裝置的實施方式的結(jié)構(gòu)的圖形。數(shù)據(jù)驅(qū)動器980，是采用圖18的結(jié)構(gòu)構(gòu)成的本發(fā)明的數(shù)據(jù)驅(qū)動器。用m(＝2K)比特數(shù)據(jù)輸入，作為線性輸出。
在圖19中，具備旨在將n比特數(shù)據(jù)變換成m(m＞n)比特數(shù)據(jù)的數(shù)據(jù)變換表991；根據(jù)數(shù)據(jù)變換表991，進行數(shù)據(jù)變換的數(shù)據(jù)變換電路990。
數(shù)據(jù)變換表991，例如適合于與液晶的伽馬曲線、液晶及有機EL的RGB各特性對應(yīng)的元件等。數(shù)據(jù)變換表991和數(shù)據(jù)變換電路990，只要是能夠?qū)(＝2K)比特數(shù)據(jù)輸入數(shù)據(jù)驅(qū)動器980的結(jié)構(gòu)就行，如圖19所示，具備與顯示控制器950鏈接的結(jié)構(gòu)，比較簡單。
圖20是演算放大電路500，1比2地內(nèi)分(內(nèi)插)端子T1、T2的電壓V(T1)、V(T2)時的本發(fā)明的8比特DAC的輸出入電平對應(yīng)圖。
圖20是將圖3(a)、(b)擴展成8比特的情況。圖20是在圖1、圖2中，根據(jù)K＝4、即8比特數(shù)據(jù)(B8、B7、B6、B5、B4、B3、B2、B1)，選擇輸出256個電壓電平時的輸出入電平對應(yīng)圖。參照電壓數(shù)是16個，按照公式(2)進行電平設(shè)定。16個參照電壓，被設(shè)定成第1、第4、第2、第13、第16、第49、第52、第61、第64、第193、第196、第205、第208、第241、第244、第253、第256電平，可以將256個電壓電平作為線性輸出。
圖21是演算放大電路500，1比2地外分(外插)端子T1、T2的電壓V(T1)、V(T2)時的本發(fā)明的8比特DAC的輸出入電平對應(yīng)圖。圖21是將圖4(a)、(b)擴展成8比特的情況。圖21是在圖1、圖2中，根據(jù)K＝4、即8比特數(shù)據(jù)(B8、B7、B6、B5、B4、B3、B2、B1)，選擇輸出256個電壓電平時的輸出入電平對應(yīng)圖。參照電壓數(shù)是16個，按照公式(4)進行電平設(shè)定。這16個參照電壓，被設(shè)定成第86、第87、第90、第91、第102、第103、第106、第107、第150、第151、第154、第155、第166、第167、第170、第171電平，可以將256個電壓電平作為線性輸出。
如在圖5、圖6中講述的那樣，在本發(fā)明DAC中，根據(jù)第偶數(shù)個比特信號選擇給端子T1的參照電壓，根據(jù)第奇數(shù)個比特信號選擇給端子T2的參照電壓。圖22、圖23是分別表示將與圖20、圖21對應(yīng)的各參照電壓向端子T1、T2選擇輸出時的比特數(shù)據(jù)的選擇條件的圖形。
圖24是表示將圖22中的16個參照電壓中的參照電壓V001、V004、V013、V016向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。圖24的開關(guān)組和邏輯電路，按照圖7構(gòu)成。具備端子N001和端子T1之間的開關(guān)2211、端子N001和端子T2之間的開關(guān)2111，開關(guān)2211、2111的接通·斷開受NAND3211、3111的控制，NAND3211將B2、B4、B6、B8的反相信號作為輸入，NAND3111將B1、B3、B5、B7的反相信號作為輸入。具備端子N016和端子T1之間的開關(guān)2214、端子N016和端子T2之間的開關(guān)2114，開關(guān)2214、2114的接通·斷開受NAND3214、3114的控制，NAND3214將B2、B4和B6、B8的反相作為輸入，NAND3114將B1、B3和B5、B7的反相作為輸入。
圖25是表示將圖23中的16個參照電壓中的參照電壓V086、V087、V090、V091向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形。圖25的開關(guān)組和邏輯電路，按照圖7構(gòu)成。
圖26和圖24一樣，是表示將參照電壓V001、V004、V013、V016向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形，開關(guān)組和邏輯電路，按照圖10構(gòu)成。在圖26中，第奇數(shù)個比特信號(B7、B5、B3、B1)被分作低位比特(B3、B1)和高位比特(B7、B5)；第偶數(shù)個比特信號(B8、B6、B4、B2)被分作低位比特(B4、B2)及高位比特(B8、B6)。
此外，采用圖22后，由于選擇參照電壓V001、V004、V013、V016的高位比特(B7、B5)及(B8、B6)的條件，都成為(0，0)，所以開關(guān)2135、2235及邏輯電路3135、3235，可以采用對各自的下位比特共享的結(jié)構(gòu)。通過這種共享，能夠進一步消減元件數(shù)量。
另外，關(guān)于低位比特，由于例如選擇圖22的參照電壓V001、V049、V193、V241的(B3、B1)及(B4、B2)都成為(0，0)，所以也可以采用共享邏輯電路3131、3231，將其輸出輸入分別對應(yīng)的開關(guān)的控制端的結(jié)構(gòu)。
圖27和圖25一樣，是表示將參照電壓V086、V087、V090、V091向端子T1、T2選擇輸出的開關(guān)組和邏輯電路的結(jié)構(gòu)示例的圖形，開關(guān)組和邏輯電路，按照圖10構(gòu)成。在圖27中，第奇數(shù)個比特信號(B7、B5、B3、B1)也被分作低位比特(B3、B1)和高位比特(B7、B5)；第偶數(shù)個比特信號(B8、B6、B4、B2)也被分作低位比特(B4、B2)及高位比特(B8、B6)。此外，采用圖23后，由于選擇參照電壓V086、V087、V090、V091的高位比特(B7、B5)及(B8、B6)的條件，都分別成為(1，1)，所以開關(guān)2145、2245及邏輯電路3145、3245，可以采用對各自的下位比特共享的結(jié)構(gòu)。通過這種共享，能夠進一步消減元件數(shù)量。另外，關(guān)于低位比特，由于例如選擇圖23的參照電壓V086、V102、V150、V166的(B3、B1)及(B4、B2)都分別成為(1，1)，所以也可以采用共享邏輯電路3141、3241，將其輸出輸入分別對應(yīng)的開關(guān)的控制端的結(jié)構(gòu)。
以上講述了將多個參照電壓向端子T1、T2并行選擇輸出，以1比2的定比率演算放大輸出其電壓V(T1)、V(T2)的DAC。但也可以采用時間串行地進行向端子T1、T2的選擇輸出的結(jié)構(gòu)。這時，雖然由于分別設(shè)置向端子T1、T2的選擇輸出的期間，所以實質(zhì)驅(qū)動期間相應(yīng)變短，但與圖40、41的串行DAC相比，卻非常短。
另外，由于能夠進一步大幅度消減邏輯電路及開關(guān)組的元件數(shù)，所以能夠有效地節(jié)省面積。下面，講述時間串行地進行向端子T1、T2的選擇輸出的DAC結(jié)構(gòu)。
圖28的DAC，由下述部件構(gòu)成發(fā)生2K個參照電壓(V(1)、V(2)、…、V(2K))的參照電壓發(fā)生電路100；輸入2K比特的數(shù)字數(shù)據(jù)信號(B(2K)、B(2K-1)、…、B3、B2、B1)，其第偶數(shù)個比特信號(B(2K)、…、B4、B2)的和第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)被分作各自的比特組，按照各比特組串行輸出邏輯演算值的邏輯電路301；根據(jù)該邏輯演算值，從2K個參照電壓中，按照各自的比特組，1個個地選擇后向端子T1串行輸出的開關(guān)組202；包含至少保持串行輸入端子T1的2個電壓中的一個的電容在內(nèi)，放大輸出以1比2的比率內(nèi)分(內(nèi)插)或外分(外插)這2個電壓的電壓的演算放大電路510。邏輯電路301，由輸入數(shù)據(jù)控制電路330和邏輯電路320構(gòu)成。此外，參照電壓發(fā)生電路100和圖1的結(jié)構(gòu)相同。另外，關(guān)于演算放大電路510，將在后文中參照圖29～圖33講述具體示例。
圖28所示的結(jié)構(gòu)，是從圖1的結(jié)構(gòu)中除去端子T2及參與選擇供給端子T2的電壓的第1邏輯電路310、第1開關(guān)組201，在圖1的第2邏輯電路320的前段，附加輸入數(shù)據(jù)控制電路330的結(jié)構(gòu)。
輸入數(shù)據(jù)控制電路330，將2K比特的數(shù)字數(shù)據(jù)信號(B(2K)、B(2K-1)、…、B3、B2、B1)分作第偶數(shù)個及第奇數(shù)個比特組，根據(jù)控制信號2，將各自的比特組的數(shù)據(jù)，以K比特單位，向邏輯電路320串行輸出。輸入數(shù)據(jù)控制電路330，能夠象后述的圖35的330A、圖36的330B那樣，采用簡單的結(jié)構(gòu)。該輸入數(shù)據(jù)控制電路(330A、330B)的元件數(shù)量的增加，非常少。因此，圖28的DAC，與圖1相比，能夠大幅度削減元件數(shù)量，能夠節(jié)省面積地構(gòu)成。
此外，輸入數(shù)據(jù)控制電路330，在采用演算放大電路510輸出以1比2的比率內(nèi)分(內(nèi)插)向端子T1串行輸入的2個電壓的電壓的結(jié)構(gòu)時，根據(jù)控制信號2，原封不動地K比特單位輸出第偶數(shù)個及第奇數(shù)個比特數(shù)據(jù)組的數(shù)據(jù)。
另一方面，輸入數(shù)據(jù)控制電路330，在采用演算放大電路510輸出以1比2的比率外分(外插)向端子T1串行輸入的2個電壓的電壓的結(jié)構(gòu)時，根據(jù)控制信號2，原封不動地K比特單位輸出第偶數(shù)個及第奇數(shù)個比特數(shù)據(jù)組的數(shù)據(jù)。
下面，講述能夠用輸入數(shù)據(jù)控制電路330和圖1的第2邏輯電路320及第2開關(guān)組202構(gòu)成邏輯電路301的理由。
首先，講述采用演算放大電路510輸出以1比2的比率內(nèi)分(內(nèi)插)向端子T1串行輸入的2個電壓的電壓的結(jié)構(gòu)時的情況。在圖5的講述中，作為電壓V(T1)、V(T2)，選擇相同的參照電壓時，規(guī)定V(T1)的二進制數(shù)表記的偶數(shù)位的各值(bX)和規(guī)定V(T2)的奇數(shù)位的各值(aX)，成為相等的關(guān)系。就是說，在圖1的DAC中，根據(jù)第偶數(shù)個比特信號(B(2K)、…、B4、B2)，將規(guī)定的參照電壓向端子T1選擇輸出的第2邏輯電路320和開關(guān)組202，與根據(jù)第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)，將規(guī)定的參照電壓向端子T2選擇輸出的第1邏輯電路310和開關(guān)組201的作用相同。
這樣，在圖28中，在輸入數(shù)據(jù)控制電路330的作用下，即使第偶數(shù)個比特信號(B(2K)、…、B4、B2)和第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)被時間串行輸入邏輯電路320，也能夠分別將正確的參照電壓作為電壓V(T1)、V(T2)，向端子T1選擇輸出。第偶數(shù)個及第奇數(shù)個比特信號的輸入順序，可以切換。
接著，講述采用演算放大電路510輸出以1比2的比率外分(外插)向端子T1串行輸入的2個電壓的電壓的結(jié)構(gòu)時的情況。在圖6的講述中，作為電壓V(T1)、V(T2)，選擇相同的參照電壓時，規(guī)定V(T1)的二進制數(shù)表記的偶數(shù)位的各值(bX)和規(guī)定V(T2)的奇數(shù)位的各值(aX)，成為相等的關(guān)系。
就是說，在圖1的DAC中，根據(jù)第偶數(shù)個比特信號(B(2K)、…、B4、B2)，將規(guī)定的參照電壓向端子T1選擇輸出的第2邏輯電路320和開關(guān)組202，與根據(jù)第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)，將規(guī)定的參照電壓向端子T2選擇輸出的第1邏輯電路310和開關(guān)組201的作用相同。所以在圖28中，將第偶數(shù)個比特信號(B(2K)、…、B4、B2)原封不動地輸入邏輯電路320后，就可以將正確的參照電壓向端子T1選擇輸出。
另外，第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)，將各比特數(shù)據(jù)反相后輸入邏輯電路320，就能夠?qū)⒄_的參照電壓向端子T1選擇輸出。這樣，圖28的輸入數(shù)據(jù)控制電路330，只將第奇數(shù)個比特信號的各比特數(shù)據(jù)反相輸出地控制。然后，和第偶數(shù)個比特信號(B(2K)、…、B4、B2)反相的第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)，被時間串行輸入邏輯電路320后，作為電壓V(T1)、V(T2)，就可以分別將正確的參照電壓向端子T1選擇輸出。第偶數(shù)個及第奇數(shù)個比特信號的輸入順序，可以切換。
此外，在圖28中，還可以采用用圖1的第1邏輯電路310和第1開關(guān)組201構(gòu)成邏輯電路320和開關(guān)組202，將串行輸出2個參照電壓的端子，從端子T1置換成端子T2的結(jié)構(gòu)。但是這時，使用進行外插動作的演算放大電路510時，輸入數(shù)據(jù)控制電路330采用下述方法控制反相輸出第偶數(shù)個比特信號，原封不動地輸出第奇數(shù)個比特信號。
接著，參照圖29～圖33，講述適合圖28的DAC的演算放大電路510的主要結(jié)構(gòu)示例。此外，在以下的結(jié)構(gòu)示例中，示出在第偶數(shù)個比特信號之后，根據(jù)第奇數(shù)個比特信號，選擇參照電壓的結(jié)構(gòu)。
圖29是在圖28的DAC中，輸出用1比2的比率內(nèi)分(內(nèi)插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)的一個示例的圖形，是變更圖11的演算放大電路的結(jié)果。圖29(A)是只將端子T2與端子T1連接的結(jié)構(gòu)。圖29(B)是在圖29(A)中，開關(guān)SW11、SW12、SW13在1個數(shù)據(jù)期間(t1～t3)中被接通·斷開控制的時序圖。
在期間t1中，將圖29(A)的開關(guān)SW11接通，將開關(guān)SW12、SW13分別斷開。這時，在圖28中，第偶數(shù)個比特信號(B(2K)、…、B4、B2)由輸入數(shù)據(jù)控制電路330輸出，向輸入邏輯電路320。然后，根據(jù)第偶數(shù)個比特信號選擇的參照電壓(作為“第1選擇電壓”)向端子T1輸出。在通過成為接通狀態(tài)的開關(guān)SW11做媒介，向電壓隨動結(jié)構(gòu)的差動放大器501的非反相輸入端(+)輸入的同時，還向電容C11供給電荷，將電容C11和差動放大器501的非反相輸入端(+)的連接點的電位，保持成第1選擇電壓。
接著，在期間t2中，將開關(guān)SW12、SW13斷開，將開關(guān)SW11接通。這時，在圖28中，第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)由輸入數(shù)據(jù)控制電路330輸出，輸入邏輯電路320。然后，根據(jù)第奇數(shù)個比特信號選擇的參照電壓(作為“第2選擇電壓”)向端子T1輸出。通過成為接通狀態(tài)的開關(guān)SW12做媒介，向電容C12供給電荷，將開關(guān)SW12和電容C12的連接點的電位，保持成第2選擇電壓。
另外，差動放大器501的非反相輸入端(+)的電位，在開關(guān)SW11斷開后，也在電容C11保持的電荷的作用下，保持成第1選擇電壓。
然后，在期間t3中，將開關(guān)SW11、SW12斷開，將開關(guān)SW13接通后，和圖11一樣，按照電容C11和電容C12的電容比，重新分配電荷。電容C11和電容C12的電容比為2比1時，差動放大器501的非反相輸入端(+)的端子電壓，成為以1比2內(nèi)分(內(nèi)插)第1選擇電壓和第2選擇電壓的電壓，其放大輸出，作為電壓Vout，被輸出端子輸出。
此外，輸出電壓Vout，在期間t1、t2中，作為第1選擇電壓；在期間t3中，成為以1比2內(nèi)分(內(nèi)插)第1選擇電壓和第2選擇電壓的電壓。
另外，上述第1選擇電壓和第2選擇電壓，等于圖1的DAC中的V(T1)、V(T2)，使用圖29的圖28的DAC，和進行內(nèi)插作用的圖1的DAC同等。
另外，在圖29中，示出在期間t1、t2中，輸入數(shù)據(jù)控制電路330輸出的第偶數(shù)個比特信號及第奇數(shù)個比特信號，依次串行輸入邏輯電路320的示例。但也可以切換向邏輯電路320輸入第偶數(shù)個比特信號及第奇數(shù)個比特信號的輸入順序。這時，在圖29(B)的期間t1、t2中，使開關(guān)SW11、SW12接通的順序也被切換。

圖30是在圖28的DAC中，輸出用1比2的比率外分(外插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)的一個示例的圖形，是變更圖12的演算放大電路的結(jié)果。
圖30(A)是將圖12(A)的端子T2與端子T1連接，追加開關(guān)SW20和電容C21的結(jié)構(gòu)。其它和圖12(A)一樣。
在圖30(A)中，開關(guān)SW20在端子T1和差動放大器501的非反相輸入端(+)之間連接；電容C21，在差動放大器501的非反相輸入端(+)與開關(guān)SW20的連接點和基準電壓Vref之間連接。
圖30(B)是在圖30(A)的結(jié)構(gòu)中，開關(guān)SW20、SW21、SW22、SW23在1個數(shù)據(jù)期間(t1～t3)中被接通·斷開控制的時序圖。由圖30(B)可知在期間t1中，將開關(guān)SW20、SW22接通，將開關(guān)SW21、SW23斷開。這時，在圖28中，第偶數(shù)個比特信號(B(2K)、…、B4、B2)由輸入數(shù)據(jù)控制電路330輸出，向輸入邏輯電路320。然后，根據(jù)第偶數(shù)個比特信號選擇的參照電壓(作為“第1選擇電壓”)向端子T1輸出。在通過成為接通狀態(tài)的開關(guān)SW11做媒介，向電壓隨動結(jié)構(gòu)(開關(guān)SW22接通)的差動放大器501的非反相輸入端(+)輸入的同時，還向電容C21供給電荷，將電容C21和差動放大器501的非反相輸入端(+)的連接點的電位，保持成第1選擇電壓。另外，差動放大器501放大輸出的第1選擇電壓，被外加給與輸出端子連接的電容C20。
接著，在期間t2中，將開關(guān)SW20、SW23斷開，將開關(guān)SW21、SW22接通。這時，在圖28中，第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)由輸入數(shù)據(jù)控制電路330反相輸出，輸入邏輯電路320。然后，根據(jù)第奇數(shù)個比特信號選擇的參照電壓(作為“第2選擇電壓”)向端子T1輸出。通過開關(guān)SW21做媒介，第2選擇電壓被外加給電容C20，在電容C20中，保持第1選擇電壓和第2選擇電壓的電位差。另外，差動放大器501的非反相輸入端子(+)的電位，在開關(guān)SW20斷開后，也在電容C21保持的電荷的作用下，保持成第1選擇電壓。
然后，在期間t3中，將開關(guān)SW20、SW21、SW22斷開，將開關(guān)SW23接通后，和圖12一樣，差動放大器501的輸出電壓Vout，成為以1比2外分(外插)第1選擇電壓和第2選擇電壓的電壓， 此外，輸出電壓Vout，在期間t1、t2中，作為第1選擇電壓；在期間t3中，成為以1比2外分(外插)第1選擇電壓和第2選擇電壓的電壓。另外，上述第1選擇電壓和第2選擇電壓，等于圖1的DAC中的V(T1)、V(T2)，使用圖30的圖28的DAC，和進行外插作用的圖1的DAC同等。
圖31是在圖28的DAC中，輸出用1比2的比率內(nèi)分(內(nèi)插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)的一個示例的圖形，是變更圖15的演算放大電路的結(jié)果。圖31(A)是將圖15的端子T2與端子T1連接，附加開關(guān)SW41和電容C41的結(jié)構(gòu)。其它和圖15一樣。在圖31(A)中，開關(guān)SW41，在端子T1和差動對(513、514)、差動對(515、516)的非反相輸入端子(晶體管513、515的柵極)之間連接；電容C41，在該非反相輸入端子與SW41的連接點和基準電壓VSS之間連接。
圖31(B)是開關(guān)SW41在1個數(shù)據(jù)期間(t1～t2)中被接通·斷開控制的時序圖。由圖31(B)可知在期間t1中，將開關(guān)SW41接通。這時，在圖28中，第偶數(shù)個比特信號(B(2K)、…、B4、B2)由輸入數(shù)據(jù)控制電路330輸出，向邏輯電路320輸入。然后，根據(jù)第偶數(shù)個比特信號選擇的參照電壓(作為“第1選擇電壓”)被端子T1輸出，在向3個差動對(511、512)、(513、514)、(515、516)的非反相輸入端子(晶體管511、513、515的柵極)輸入的同時，還向電容C41供給電荷，將電容C41和晶體管511、513、515的柵極的連接點的電位，保持成第1選擇電壓。這時，圖31(A)成為隨動結(jié)構(gòu)，輸出電壓Vout成為第1選擇電壓。

接著，在期間t2中，將開關(guān)SW41斷開。這時，在圖28中，第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)由輸入數(shù)據(jù)控制電路330反相輸出，輸入邏輯電路320。然后，根據(jù)第奇數(shù)個比特信號選擇的參照電壓(作為“第2選擇電壓”)被端子T1輸出。第2選擇電壓被外加給差動對(511、512)的非反相輸入端子(晶體管511)。另外，晶體管513、515的柵極的電位，在開關(guān)SW41斷開后，也在電容C41保持的電荷的作用下，保持成第1選擇電壓。所以，和圖15一樣，輸出電壓Vout成為以1比2內(nèi)分(內(nèi)插)第1選擇電壓和第2選擇電壓的電壓。
此外，上述第1選擇電壓和第2選擇電壓，等于圖1的DAC中的V(T1)、V(T2)，使用圖31的圖28的DAC，和進行內(nèi)插作用的圖1的DAC同等。
另外，在圖31中，示出在期間t1、t2中，輸入數(shù)據(jù)控制電路330輸出的第偶數(shù)個比特信號及第奇數(shù)個比特信號，依次串行輸入邏輯電路320的示例。但切換向邏輯電路320輸入第偶數(shù)個比特信號及第奇數(shù)個比特信號的輸入順序時，只要將圖31(A)的開關(guān)SW41及電容C41，變更成在端子T1和晶體管511的柵極之間連接就行(未圖示)。
圖32是在圖28的DAC中，輸出用1比2的比率外分(外插)時間串行地向端子T1選擇輸出的2個電壓的演算放大電路510的結(jié)構(gòu)的一個示例的圖形，是變更圖16的演算放大電路的結(jié)果。圖32(A)是將圖16的端子T2與端子T1連接，附加開關(guān)SW51和電容C51的結(jié)構(gòu)。其它和圖16一樣。在圖32(A)中，開關(guān)SW51，在端子T1和差動對(531、532)、差動對(533、534)的非反相輸入端子(晶體管531、533的柵極)之間連接；電容C51，在該非反相輸入端子與SW51的連接點和基準電壓VSS之間連接。
圖32(B)是開關(guān)SW51在1個數(shù)據(jù)期間(t1～t2)中被接通·斷開控制的時序圖。

由圖32(B)可知在期間t1中，將開關(guān)SW51接通。這時，在圖28中，第偶數(shù)個比特信號(B(2K)、…、B4、B2)由輸入數(shù)據(jù)控制電路330輸出，向邏輯電路320輸入。然后，根據(jù)第偶數(shù)個比特信號選擇的參照電壓(作為“第1選擇電壓”)被端子T1輸出，在向差動對(531、532)的輸入對的兩端及差動對(533、534)的非反相輸入端子(晶體管533的柵極)輸入的同時，還向電容C51供給電荷，將電容C51與晶體管531和533的柵極的連接點的電位，保持成第1選擇電壓。這時，圖32(A)成為隨動結(jié)構(gòu)，輸出電壓Vout成為第1選擇電壓。
接著，在期間t2中，將開關(guān)SW51斷開。這時，在圖28中，第奇數(shù)個比特信號(B(2K-1)、…、B3、B1)由輸入數(shù)據(jù)控制電路330反相輸出，輸入邏輯電路320。然后，根據(jù)第奇數(shù)個比特信號選擇的參照電壓(作為“第2選擇電壓”)被端子T1輸出。第2選擇電壓被外加給差動對(531、532)的非反相輸入端子(晶體管532)。另外，晶體管531和533的柵極的電位，在開關(guān)SW51斷開后，也在電容C51保持的電荷的作用下，保持成第1選擇電壓。所以，和圖16一樣，輸出電壓Vout成為以1比2外分(外插)第1選擇電壓和第2選擇電壓的電壓。
此外，上述第1選擇電壓和第2選擇電壓，等于圖1的DAC中的V(T1)、V(T2)，使用圖32的圖28的DAC，和進行外插作用的圖1的DAC同等。
另外，在圖32中，示出在期間t1、t2中，輸入數(shù)據(jù)控制電路330輸出的第偶數(shù)個比特信號及第奇數(shù)個比特信號，依次串行輸入邏輯電路320的示例。但切換向邏輯電路320輸入第偶數(shù)個比特信號及第奇數(shù)個比特信號的輸入順序時，只要將圖32(A)的開關(guān)SW51及電容C51，變更成在端子T1和晶體管532的柵極之間連接就行(未圖示)。
圖33是表示圖32的變更例的圖形。在圖32所示的例子中，在期間t1，差動對(533、534)作為電壓隨動動作，但差動對(531、532)不作為電壓隨動動作。與此不同，在圖33所示的例子中，在期間t1，2個差動對531、532)、(533、534)都作為電壓隨動動作。這樣，就提高了輸出第1選擇電壓的期間t1的驅(qū)動能力。
圖34是將圖28多輸出化的多輸出DAC。參照電壓發(fā)生電路100的參照電壓及控制信號1、2，對多個由邏輯電路301和開關(guān)組202構(gòu)成的譯碼器400而言，成為共同的。譯碼器400從一個輸出端子，時間串行地向演算放大電路510(參照圖28)輸出輸出信號。
圖35、圖36是將圖26、圖27的4個選擇輸出參照電壓的開關(guān)組和邏輯電路的結(jié)構(gòu)，變更成適合圖28的DAC的結(jié)構(gòu)的例子。
圖35的結(jié)構(gòu)，是在圖28的進行內(nèi)插動作的8比特DVC中，為了按照輸入數(shù)據(jù)控制電路時間串行輸出的第偶數(shù)個比特信號(B8、B6、B4、B2)和第奇數(shù)個比特信號(B7、B5、B3、B1)，依次向端子T1輸出4個參照電壓V001、V004、V013、V016的輸入數(shù)據(jù)控制電路、開關(guān)組和邏輯電路的結(jié)構(gòu)。
圖35的結(jié)構(gòu)，可以在圖26中去掉端子T2及參與向端子T2進行電壓選擇的邏輯電路和開關(guān)組，附加輸入數(shù)據(jù)控制電路330A(參照圖28)后構(gòu)成。
輸入數(shù)據(jù)控制電路330A，用多個開關(guān)組構(gòu)成，按照控制信號2，輸出第偶數(shù)個比特信號(B8、B6、B4、B2)時，開關(guān)332、334、336、338接通，開關(guān)331、333、335、337斷開，向邏輯電路3231～3235等輸出。
另一方面，輸出第奇數(shù)個比特信號(B7、B5、B3、B1)時，開關(guān)332、334、336、338斷開，開關(guān)331、333、335、337接通，同樣向邏輯電路3231～3235等輸出。這樣，與圖26的結(jié)構(gòu)相比，能夠?qū)?gòu)成邏輯電路和開關(guān)組的元件數(shù)減少一半。此外，輸入數(shù)據(jù)控制電路330A的結(jié)構(gòu)簡單，由此引起的元件數(shù)量的增加量非常小。
圖36的結(jié)構(gòu)，是在圖28的進行外插動作的8比特DVC中，為了按照輸入數(shù)據(jù)控制電路時間串行輸出的第偶數(shù)個比特信號(B8、B6、B4、B2)和第奇數(shù)個比特信號(B7、B5、B3、B1)，依次向端子T1輸出4個參照電壓V086、V087、V090、V091的輸入數(shù)據(jù)控制電路、開關(guān)組和邏輯電路的結(jié)構(gòu)。
圖36的結(jié)構(gòu)，可以在圖27中去掉端子T2及參與向端子T2進行電壓選擇的邏輯電路和開關(guān)組，附加輸入數(shù)據(jù)控制電路330B(參照圖28)后構(gòu)成。輸入數(shù)據(jù)控制電路330B，在輸入數(shù)據(jù)控制電路330A中添加倒相器后構(gòu)成，按照控制信號2，輸出第偶數(shù)個比特信號(B8、B6、B4、B2)時，使開關(guān)332、334、336、338接通，開關(guān)331、333、335、337斷開，向邏輯電路3241～3245等輸出。另一方面，輸出第奇數(shù)個比特信號(B7、B5、B3、B1)時，開關(guān)332、334、336、338斷開，開關(guān)331、333、335、337接通，向邏輯電路3241～3245等輸出用倒相器反相的信號。這樣，與圖27的結(jié)構(gòu)相比，能夠?qū)?gòu)成邏輯電路和開關(guān)組的元件數(shù)減少一半。此外，輸入數(shù)據(jù)控制電路330B的結(jié)構(gòu)簡單，由此引起的元件數(shù)量的增加量非常小。
以上，通過上述實施示例，講述了本發(fā)明，但本發(fā)明并不限于述實施示例的結(jié)構(gòu)，毫無疑問，它還包含業(yè)內(nèi)人士在本發(fā)明的范圍內(nèi)能夠進行的各種變形、修正。
權(quán)利要求
1.一種數(shù)字模擬變換器，其特征在于，具備參照電壓發(fā)生電路，其輸出多個電壓值互異的參照電壓；第1邏輯電路，其對輸入的多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的一方所構(gòu)成的多個比特——第1比特組，進行邏輯運算，輸出運算結(jié)果；第2邏輯電路，其對所述多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的另一方所構(gòu)成的多個比特——第2比特組，進行邏輯運算，輸出運算結(jié)果；開關(guān)組電路，其輸入由所述參照電壓發(fā)生電路輸出的多個參照電壓和所述第1及第2邏輯電路的各自的輸出，并根據(jù)所述第1及第2邏輯電路的各自的輸出，從所述多個參照電壓中，包含重復(fù)在內(nèi)選擇2個，將所選擇的2個電壓，供給第1、第2端子；以及放大電路，其輸入所述第1及第2端子的電壓，并對所輸入的所述電壓實施預(yù)定的運算，輸出運算后的輸出電壓。
2.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于所述開關(guān)組電路，至少對于1個參照電壓具備第1、第2開關(guān)，所述第1、第2開關(guān)，分別連接在所述參照電壓的供給端子與所述第1、第2端子之間，根據(jù)所述第1、第2邏輯電路的邏輯運算結(jié)果，分別被控制為接通·斷開。
3.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于分別輸入所述第1及第2邏輯電路的所述第1及第2比特組，被分作高位比特組和低位比特組；所述第1、第2邏輯電路，輸出各所述高位比特組的邏輯運算結(jié)果、各所述低位比特組的邏輯運算結(jié)果。
4.如權(quán)利要求3所述的數(shù)字模擬變換器，其特征在于作為所述開關(guān)組電路，至少對于1個參照電壓，具備在所述參照電壓的供給端子與所述第1端子之間串聯(lián)的兩個開關(guān)，和在所述參照電壓的供給端子與所述第2端子之間串聯(lián)的兩個開關(guān)；在所述參照電壓的供給端子與所述第1端子之間串聯(lián)的兩個開關(guān)，分別根據(jù)在所述第1邏輯電路中的所述高位比特組的邏輯運算結(jié)果和低位比特組的邏輯運算結(jié)果，受到接通·斷開的控制；在所述參照電壓的供給端子與所述第2端子之間串聯(lián)的兩個開關(guān)，分別根據(jù)在所述第2邏輯電路中的所述高位比特組的邏輯運算結(jié)果和低位比特組的邏輯運算結(jié)果，受到接通·斷開的控制。
5.如權(quán)利要求3所述的數(shù)字模擬變換器，其特征在于所述開關(guān)組電路，具備各自的一端與所述第1、第2端子連接的第1、第2開關(guān)；至少對于1個參照電壓，具備在所述參照電壓的供給端子與所述第1開關(guān)的另一端之間連接的第3開關(guān)，和在所述參照電壓的供給端子與所述第2開關(guān)的另一端之間連接的第4開關(guān)；所述第1、第2開關(guān)，分別根據(jù)在所述第1、第2邏輯電路中的所述高位比特組的邏輯運算結(jié)果，受到接通·斷開的控制；所述第3、第4開關(guān)，分別根據(jù)在所述第1、第2邏輯電路中的所述低位比特組的邏輯運算結(jié)果，受到接通·斷開的控制。
6.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于所述放大電路，輸出用預(yù)定的內(nèi)分比內(nèi)分供給所述第1、第2端子的電壓的電壓。
7.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于所述放大電路，輸出用預(yù)定的外分比外分供給所述第1、第2端子的電壓的電壓。
8.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于，所述放大電路，具有多個差動對，其輸出對與負載電路共同連接，并受到各自對應(yīng)的電流源驅(qū)動；和放大單元，其輸入端與所述負載電路和所述多個差動對的輸出對的共同連接點的至少一個連接，所述輸出端與所述輸出端子連接，所述多個差動對中規(guī)定個數(shù)的差動對的輸入對的一方，與所述第1端子連接，剩下的差動對的輸入對的一方，與所述第2端子連接；所述多個差動對的輸入對的另一方，與所述輸出端子共同連接。
9.一種數(shù)字模擬變換器，其特征在于，具備參照電壓發(fā)生電路，其輸出多個電壓值互異的參照電壓；邏輯電路，其依次輸出對輸入的多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的一方所構(gòu)成的多比特——第1比特組進行邏輯運算的第1運算結(jié)果，和對所述多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的另一方所構(gòu)成的多比特——第2比特組進行邏輯運算的第2運算結(jié)果；開關(guān)組電路，其輸入由所述參照電壓發(fā)生電路輸出的多個參照電壓和由所述邏輯電路輸出的第1及第2運算結(jié)果，并根據(jù)所述邏輯電路輸出的第1及第2運算結(jié)果，從所述多個參照電壓中，包含重復(fù)在內(nèi)，依次選擇第1、第2電壓，將所選擇的第1、第2電壓，依次供給1個端子；以及放大電路，其從所述1個端子，依次輸入所述第1、第2電壓，并對依次輸入的所述第1、第2電壓實施預(yù)定的運算，輸出運算后的輸出電壓。
10.如權(quán)利要求9所述的數(shù)字模擬變換器，其特征在于所述放大電路，輸出用預(yù)定的內(nèi)分比內(nèi)分依次輸入的所述第1、第2電壓的電壓。
11.如權(quán)利要求9所述的數(shù)字模擬變換器，其特征在于所述放大電路，輸出用預(yù)定的外分比外分依次輸入的所述第1、第2電壓的電壓。
12.如權(quán)利要求9所述的數(shù)字模擬變換器，其特征在于，具備輸入數(shù)據(jù)控制電路，其通過控制，使得根據(jù)控制信號，輸出所述輸入的多比特的數(shù)字數(shù)據(jù)信號中的所述第1比特組，接著輸出所述第2比特組，所述輸入數(shù)據(jù)控制電路的輸出，被供給所述邏輯電路。
13.如權(quán)利要求12所述的數(shù)字模擬變換器，其特征在于所述輸入數(shù)據(jù)控制電路，在所述放大電路是采用輸出內(nèi)分由所述一個端子依次供給的所述第1、第2電壓的電壓的結(jié)構(gòu)時，按照所述控制信號，依次輸出所述第1及第2比特組的比特數(shù)據(jù)；在所述放大電路是采用輸出外分由所述一個端子依次供給的所述第1、第2電壓的電壓的結(jié)構(gòu)時，將所述第1及第2比特組的一方反相，并按照所述控制信號，依次輸出。
14.如權(quán)利要求9所述的數(shù)字模擬變換器，其特征在于所述開關(guān)組電路，具備一端與所述一個端子連接的第1開關(guān)；至少對于1個參照電壓，具備在所述參照電壓的供給端子與所述第1開關(guān)的另一端之間連接的第2開關(guān)；所述第1開關(guān)，根據(jù)所述邏輯電路中的所述第1、及第2比特組的高位比特組的邏輯運算結(jié)果，受到接通·斷開控制；所述第2開關(guān)，根據(jù)所述邏輯電路中的所述第1、及第2比特組的低位比特組的邏輯運算結(jié)果，受到接通·斷開控制。
15.如權(quán)利要求9所述的數(shù)字模擬變換器，其特征在于，所述放大電路，具有多個差動對，其輸出對與負載電路共同連接，并受到各自對應(yīng)的電流源驅(qū)動；和放大單元，其輸入端與所述負載電路和所述多個差動對的輸出對的共同連接點的至少一個連接，所述輸出端與所述輸出端子連接，所述數(shù)字模擬變換器，具備一端與所述1個端子連接的開關(guān)，和連接在所述開關(guān)的另一端與基準電壓端子之間的電容；所述多個差動對中規(guī)定個數(shù)的差動對的輸入對的一方，與所述1個端子連接，剩下的差動對的輸入對的一方，與所述開關(guān)的另一端共同連接；所述多個差動對的輸入對的另一方，與所述輸出端子共同連接。
16.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于所述開關(guān)組電路，包含第1開關(guān)組電路，其由分別連接在輸出所述多個參照電壓的所述參照電壓發(fā)生電路的各電壓供給端子與所述第1端子之間，根據(jù)所述第1邏輯電路的輸出值，被分別接通·斷開地控制的多個開關(guān)組成；和第2開關(guān)組電路，其由分別連接在所述參照電壓發(fā)生電路的各電壓供給端子與所述第2端子之間，根據(jù)所述第2邏輯電路的輸出值，被分別接通·斷開地控制的多個開關(guān)組成。
17.如權(quán)利要求1所述的數(shù)字模擬變換器，其特征在于所述開關(guān)組電路，具備第1開關(guān)組電路，其具有以串聯(lián)形態(tài)連接在輸出所述多個參照電壓的所述參照電壓發(fā)生電路的各電壓供給端子與所述第1端子之間的至少兩個開關(guān)，且至少一個開關(guān)根據(jù)所述第1邏輯電路的所述低位比特數(shù)據(jù)的輸出值而被加以控制，另一個開關(guān)根據(jù)所述第1邏輯電路的所述高位比特數(shù)據(jù)的輸出值而被加以控制；和第2開關(guān)組電路，其具有以串聯(lián)形態(tài)連接在所述參照電壓發(fā)生電路的各電壓供給端子與所述第2端子之間的至少兩個開關(guān)，且至少一個開關(guān)根據(jù)所述第2邏輯電路的所述低位比特數(shù)據(jù)的輸出值而被加以控制，另一個開關(guān)根據(jù)所述第2邏輯電路的所述高位比特數(shù)據(jù)的輸出值而被加以控制。
18.一種數(shù)據(jù)驅(qū)動器，根據(jù)輸入的數(shù)字數(shù)據(jù)信號，驅(qū)動數(shù)據(jù)線，其特征在于具備權(quán)利要求1所述的數(shù)字模擬變換器。
19.一種數(shù)據(jù)驅(qū)動器，根據(jù)輸入的數(shù)字數(shù)據(jù)信號，驅(qū)動數(shù)據(jù)線，其特征在于具備權(quán)利要求9所述的數(shù)字模擬變換器。
20.一種顯示裝置，其特征在于具備包含權(quán)利要求1所述的數(shù)字模擬變換器的數(shù)據(jù)驅(qū)動器，和顯示屏；根據(jù)所述數(shù)據(jù)驅(qū)動器的輸出信號，驅(qū)動所述顯示屏的數(shù)據(jù)線。
21.一種顯示裝置，其特征在于具備包含權(quán)利要求9所述的數(shù)字模擬變換器的數(shù)據(jù)驅(qū)動器，和顯示屏；根據(jù)所述數(shù)據(jù)驅(qū)動器的輸出信號，驅(qū)動所述顯示屏的數(shù)據(jù)線。
全文摘要
一種數(shù)字模擬變換器，具備輸出多個電壓值互異的參照電壓的參照電壓發(fā)生電路(100)；對輸入的多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的一方構(gòu)成的第1比特組，進行邏輯運算后輸出運算結(jié)果的第1邏輯電路(310)；對所述多比特的數(shù)字數(shù)據(jù)信號中的由奇數(shù)及偶數(shù)比特中的另一方構(gòu)成的第2比特組，進行邏輯運算后輸出運算結(jié)果的第2邏輯電路(320)；按照所述第1及第2邏輯電路的各自的輸出，將所述參照電壓發(fā)生電路輸出的多個參照電壓中，包含重復(fù)在內(nèi)的選擇的電壓，供給第1、第2端子(T1、T2)的開關(guān)組(200)；對從所述第1及第2端子輸入的電壓實施預(yù)定的運算，輸出運算后的輸出電壓的放大電路(500)?？梢韵鳒p元件數(shù)量，節(jié)省面積。
文檔編號G09G3/20GK1838541SQ200610071629
公開日2006年9月27日 申請日期2006年3月27日 優(yōu)先權(quán)日2005年3月25日
發(fā)明者土弘, 石井順一郎 申請人:日本電氣株式會社