專利名稱：液晶顯示器柵極驅動裝置的制作方法
技術領域：
本發(fā)明涉及液晶顯示技術，尤其涉及一種液晶顯示器柵極驅動裝置。
背景技術：
液晶顯示器柵極驅動裝置用于為柵線提供驅動信號，包含多級移位寄存器單元。 如圖Ia所示為現(xiàn)有技術中液晶顯示器柵極驅動裝置結構示意圖，如圖Ib所示為現(xiàn)有技術 移位寄存器單元的時序圖。其中每一級移位寄存器單元(Shift Register，簡稱SR)均包 括高電壓信號輸入端(VDDIN)、低電壓信號輸入端(VSSIN)、第一時鐘信號輸入端(CLKIN)、 第二時鐘信號輸入端(CLKBIN)、柵極驅動信號輸出端(OUT)、信號輸入端(INPUT)以及復位 信號輸入端(RESETIN)，除第一級移位寄存器單元(SR1)和最后一級移位寄存器單元(SRn+1) 之外，每一級移位寄存器單元的柵極驅動信號輸出端均和與自身相鄰的上一級移位寄存器 單元的復位信號輸入端以及與自身相鄰的下一級移位寄存器單元的信號輸入端連接，第一 級移位寄存器單元的信號輸入端(INPUT)輸入幀起始信號(STV)，最后一級移位寄存器單 元(SRn+Ι)的信號輸出端(0UTn+1)和與其相鄰的上一級移位寄存器單元(SRn)的復位信號 輸入端(RESETIN)以及自身的復位信號輸入端(RESETIN)連接。每一級移位寄存器單元的 信號輸出端均連接一條柵線(GL)，用于為該柵線提供柵極驅動信號。每級移位寄存器單元 的高電壓信號輸入端(VDDIN)和高電壓信號線A連接，高電壓信號線A中輸入高電壓信號 (VDD)；低電壓信號輸入端(VSSIN)和低電壓信號線B連接，低電壓信號線B中輸入低電壓 信號(VSS)；第一時鐘信號輸入端(CLKIN)與第一時鐘信號線C連接，第一時鐘信號線中輸 入第一時鐘信號(CLK)；第二時鐘信號輸入端(CLKBIN)與第二時鐘信號線D連接，第二時 鐘信號線中輸入第二時鐘信號(CLKB)。圖Ib中，每一級移位寄存器單元的信號輸出端(OUT)每隔一幀時間輸出一個高電 平，控制相應行的薄膜晶體管(TFT)打開，從而實現(xiàn)液晶顯示器的逐行掃描。最后一級移位 寄存器單元(SRn+1)輸出的高電平同時作為自身和上一級移位寄存器單元(SRn)的復位信 號?，F(xiàn)有技術中，柵極驅動信號的延遲較大。如圖Ic所示為圖Ib中信號輸出端(OUTn)輸 出的柵極驅動信號與第二時鐘信號的對比示意圖，從圖Ic中可以看出，第η級移位寄存器 單元(SRn)的信號輸出端(OUTn)輸出的柵極驅動信號的上升沿與第二時鐘信號(CLKB)的 上升沿之間存在較大延遲。其中，td為第二時鐘信號(CLKB)上升沿的50%與信號輸出端 (OUTn)輸出的柵極驅動信號的上升沿的50%之間的時間差。并且，現(xiàn)有技術中，各個信號 輸出端由電源充電至高電平之后直接放電至低電平，電荷充放量大，各個信號輸出端輸出 的高電平信號沒有被充分利用，造成柵極驅動裝置功耗大。

發(fā)明內容
本發(fā)明針對現(xiàn)有技術中存在 的問題，提供一種液晶顯示器柵極驅動裝置，能夠減 小每級移位寄存器單元輸出的柵極驅動信號的延遲，并且功耗小。為了實現(xiàn)上述目的，本發(fā)明提供了一種液晶顯示器柵極驅動裝置，包括多級移位寄存器單元和多條時鐘信號線，所述多條時鐘信號線均與所述多級移位寄存器單元連接， 用于使所述多級移位寄存器單元產(chǎn)生柵極驅動信號，每級移位寄存器單元均包括信號輸出 端，前級移位寄存器單元的信號輸出端與后級移位寄存器單元的信號輸出端分別連接第一 釋放電路模塊，所述第一釋放電路模塊用于使所述前級移位寄存器單元的信號輸出端輸出 的高電平信號的電荷釋放到所述后級移位寄存器單元的信號輸出端。本發(fā)明還提供了一種液晶顯示器柵極驅動裝置，包括多級移位寄存器單元和多條 時鐘信號線，所述多條時鐘信號線均與所述多級移位寄存器單元連接，用于使所述多級移 位寄存器單元產(chǎn)生柵極驅動信號，所述多條時鐘信號線均包括時鐘信號主線和輔線，所述 時鐘信號主線和輔線并聯(lián)；所述多條時鐘信號線中的兩條時鐘信號線之間連接有第 二釋放電路模塊，所述第 二釋放電路模塊用于使一條時鐘信號主線上的高電平信號的電荷釋放到另一條時鐘信號 主線。本發(fā)明提供的液晶顯示器柵極驅動裝置，通過在前級移位寄存器單元和后級移位 寄存器單元的信號輸出端之間連接第一釋放電路模塊，使得前級移位寄存器單元信號輸出 端輸出的高電平信號的電荷釋放到后級移位寄存器單元的信號輸出端，可以減小后級移位 寄存器單元輸出的柵極驅動信號的延遲，并且有效利用了移位寄存器單元輸出的高電平信 號，能夠減少功率消耗。通過在兩條時鐘信號線之間設置第二釋放電路模塊，使得一個時鐘 信號主線中的時鐘信號下降時，能夠將高電平信號的電荷釋放給另一個時鐘信號主線中的 時鐘信號，使得另一個時鐘信號主線中的時鐘信號的電平能夠快速上升，減小上升沿的延 遲，從而減小移位寄存器單元輸出的柵極驅動信號的延遲。下面通過附圖和實施例，對本發(fā)明的技術方案做進一步的詳細描述。


圖Ia所示為現(xiàn)有技術中液晶顯示器柵極驅動裝置結構示意圖；圖Ib所示為現(xiàn)有技術移位寄存器單元的時序圖；圖Ic所示為圖Ib中信號輸出端(OUTn)輸出的柵極驅動信號與第二時鐘信號的 對比示意圖；圖2所示為本發(fā)明液晶顯示器柵極驅動裝置第一實施例結構示意3所示為本發(fā)明液晶顯示器柵極驅動裝置第二實施例結構示意圖；圖4所示為圖3中第i級移位寄存器單元(SRi)和第i+Ι級移位寄存器單元(SRi+1) 部分的時序圖；圖5所示為本發(fā)明液晶顯示器柵極驅動裝置第三實施例結構示意圖；圖6a所示為圖5中第i級移位寄存器單元(SRi)和第i+Ι級移位寄存器單元 (SRi+1)部分的時序圖；圖6b所示為圖6a中CLK、CLK，、CLKB和CLKB，放大對比示意圖；圖7所示為本發(fā)明液晶顯示器柵極驅動裝置第四實施例結構示意圖。
具體實施例方式如圖2所示為本發(fā)明液晶顯示器柵極驅動裝置第一實施例結構示意圖，該裝置包括多級移位寄存器單元，每級移位寄存器單元均包括信號輸入端和信號輸出端，在前級移位寄存器單元的信號輸出端與后級移位寄存器單元的信號輸出端之間連接一個第一釋放 電路模塊31，該第一釋放電路模塊31用于使前級移位寄存器單元的信號輸出端輸出的高 電平信號的電荷釋放到后級移位寄存器單元的信號輸出端。本發(fā)明提供的液晶顯示器柵極 驅動裝置，通過在前級移位寄存器單元和后級移位寄存器單元的信號輸出端之間設置第一 釋放電路模塊，使得前級移位寄存器單元輸出的高電平信號的電荷能夠通過第一釋放電路 模塊施加到后級移位寄存器單元的信號輸出端，從而減小各級移位寄存器單元輸出的柵極 驅動信號的延遲。如圖3所示為本發(fā)明液晶顯示器柵極驅動裝置第二實施例結構示意圖，圖3中， 第一釋放電路模塊31包括兩個薄膜晶體管，對于第i (i為自然數(shù)，0 < i < n+1)級移位寄 存器單元，第一薄膜晶體管(Til)的漏極和柵極均與第i移位寄存器單元(SRi)的信號輸出 端(OUTi)連接，第二薄膜晶體管(Ti2)的源極連后級移位寄存器單元(SRi+1)的信號輸出端 (0UTi+1)，漏極和第一薄膜晶體管(Ti2)的源極連接。當i為奇數(shù)時，第二薄膜晶體管(Ti2) 的柵極與第二時鐘信號線連接，當i為偶數(shù)時，第二薄膜晶體管(Ti2)的柵極與第一時鐘信 號線連接。第n+1級移位寄存器單元(SRn+1)用于為第η級移位寄存器單元提供復位信號， 第n+1級移位寄存器單元(SRn+1)不用于驅動柵線，所以第n+1級移位寄存器單元(SRn+1)中 可以不增加第一薄膜晶體管和第二薄膜晶體管。圖4所示為圖3中第i級移位寄存器單元(SRi)和第i+Ι級移位寄存器單元 (SRi+Ι)部分的時序圖，下面結合圖3和圖4說明本發(fā)明第二實施例的工作原理。當?shù)趇級移位寄存器單元(SRi)的信號輸出端(OUTi)輸出的柵極驅動信號電平變 低時，第i+Ι級移位寄存器(SRi+1)的信號輸出端(0UTi+1)輸出的柵極驅動信號仍為低電平， 而第二時鐘信號(CLKB)正處于上升沿，所以第二薄膜晶體管(Ti2)打開。由于第i級移位 寄存器單元(SRi)的信號輸出端(OUTi)輸出的柵極驅動信號仍為高電平，而第i+Ι級移位 寄存器單元(SRi+1)的信號輸出端(0UTi+1)輸出的柵極驅動信號仍為低電平，所以第一薄膜 晶體管(Til)打開。這樣，第i級移位寄存器單元(SRi)的信號輸出端(OUTi)輸出的高電平 信號的電荷就通過第一薄膜晶體管(Til)和第二薄膜晶體管(Ti2)釋放給了第i+Ι級移位寄 存器(SRi+1)的信號輸出端(0UTi+1)，這樣就可以減小第i+Ι級移位寄存器單元(SRi+1)輸出 的柵極驅動信號的延遲。當?shù)趇級移位寄存器單元(SRi)的信號輸出端(OUTi)輸出的信號 的電平小于第i+Ι移位寄存器(SRi+1)的信號輸出端(0UTi+1)輸出信號的電平時，第一薄膜 晶體管(Til)截止。這時，第i級移位寄存器單元(SRi)的信號輸出端(OUTi)輸出的信號不 再影響第i+Ι級移位寄存器(SRi+1)的信號輸出端(0UTi+1)輸出的信號。圖3中，相鄰兩級移位寄存器單元之間連接兩個薄膜晶體管，使得每級移位寄存 器單元的信號輸出端輸出的高電平信號，除了可以驅動柵線之外，信號的電荷還可以釋放 到相鄰的下一級移位寄存器單元的信號輸出端，從而減小相鄰下一級移位寄存器單元的信 號輸出端輸出的信號的延遲。并且，使得每級移位寄存器單元的信號輸出端輸出的高電平 信號能夠被有效利用，不至于被浪費掉。圖3所示的實施例中，液晶顯示器柵極驅動裝置包括兩條時鐘信號線，這兩條時 鐘信號線中輸入的時鐘信號互為反相信號。在本領域中，液晶顯示器柵極驅動裝置還可以 包括兩條以上的時鐘信號線。當液晶顯示器柵極驅動裝置包括兩條以上的時鐘信號線時，第一釋放電路模塊中的第二薄膜晶體管的柵極與兩條以上的時鐘信號線中的一條連接，具 體需要連接那一條時鐘信號線，可以根據(jù)輸入的時鐘信號的特性來確定，具體的實現(xiàn)方式 與前述各實施例類似，本領域技術人員能夠基于本發(fā)明前述各實施例的描述獲得相應的實 現(xiàn)方式，此處不再贅述。如圖5所示為本發(fā)明液晶顯示器柵極驅動裝置第三實施例結構示意圖，圖5所示 的裝置與圖3所示裝置的區(qū)別在于，圖5中第一時鐘信號線包括第一時鐘信號主線Cl和第 一時鐘信號輔線C2，第一時鐘信號主線Cl和第一時鐘信號輔線C2并聯(lián)。第二時鐘信號線 包括第二時鐘信號主線Dl和第二時鐘信號輔線D2，第二時鐘信號主線Dl和第二時鐘信號 輔線D2并聯(lián)。第一時鐘信號主線Cl和第二時鐘信號主線Dl用于為各級移位寄存器單元 提供時鐘信號。圖5中所提供的裝置，在圖3所示裝置的基礎上，第一時鐘信號主線Cl和 第二時鐘信號主線Dl之間連接第二釋放電路模塊32，第二釋放電路模塊32包括第三薄膜 晶體管和第四薄膜晶體管，對于第i級移位寄存器單元，第三薄膜晶體管(Ti3)的源極和第 四薄膜晶體管(Ti4)的漏極連接。當i為奇數(shù)時，第三薄膜晶體管(Ti3)的柵極和漏極與第 一時鐘信號主線Cl連接，第四薄膜晶體管(Ti4)的柵極和源極分別與第二時鐘輔線D2和第 二時鐘信號主線Dl連接，第二薄膜晶體管(Ti2)的柵極連接第二時鐘信號輔線D2，第二薄 膜晶體管(Ti2)的源漏極以及第一薄膜晶體管(Til)的柵極和源漏極之間的連接關系與圖2 中相同。當i為偶數(shù)時，第三薄膜晶體管(Ti3)的柵極和漏極與第二時鐘信號主線Dl連接， 第四薄膜晶體管(Ti4)的柵極和源極分別與第一時鐘信號輔線C2和第一時鐘信號主線Cl 連接，第二薄膜晶體管(Ti2)的柵極連接第一時鐘信號輔線C2， 第二薄膜晶體管(Ti2)的源 漏極以及第一薄膜晶體管(Til)的柵極以和源漏極連接關系與圖3中相同。對于第三實施例的工作原理，下面以第i級移位寄存器單元和第i+Ι級移位寄存 器單元為例來說明。圖6a所示為圖5中第i級移位寄存器單元(SRi)和第i+Ι級移位寄 存器單元(SRi+1)部分的時序圖。第一時鐘信號主線Cl和第二時鐘信號主線Dl用于為移 位寄存器單元提供時鐘信號，這兩條時鐘信號主線通常連接尺寸較大的薄膜晶體管，這兩 條時鐘信號主線的上升沿和下降沿的延遲要比兩條時鐘信號輔線中的時鐘信號的上升沿 和下降沿的延遲大。。第一時鐘信號主線Cl中輸入的是第一時鐘信號(CLK)，第一時鐘信 號輔線C2中輸入的是第一時鐘信號(CLK’)，第二時鐘信號主線Dl中輸入的是第二時鐘信 號(CLKB)，第二時鐘信號輔線D2中輸入的是第二時鐘信號(CLKB’)。如圖6b所示為圖6a 中CLK、CLK’、CLKB和CLKB’放大對比示意圖。下面結合圖5、6a和6b來詳細說明本發(fā)明 第三實施例的工作原理。圖6b中，在第一階段，當?shù)谝粫r鐘信號輔線C2中的第一時鐘信號 (CLK')剛變低時，第一時鐘信號主線Cl中的第一時鐘信號(CLK)仍為較高電平，所以圖5 中第三薄膜晶體管(Ti3)打開，由于第二時鐘信號輔線D2中第二時鐘信號CLKB’上升較快， 所以第二時鐘信號輔線D2中的第二時鐘信號(CLKB’ )為較高電平，第四薄膜晶體管(Ti4) 也打開，這時，第一時鐘信號主線Cl中的第一時鐘信號(CLK)，通過第三薄膜晶體管(Ti3)和 第四薄膜晶體管(Ti4)將電荷釋放給了第二時鐘信號主線Dl中的信號，使得第二時鐘信號 主線Dl中的第二時鐘信號(CLKB)的電平能夠快速上升，減小上升沿的延遲，進而減小移位 寄存器單元輸出的柵極驅動信號的延遲，同時，也可以減少下降延遲。第二階段，當?shù)诙r 鐘信號主線Dl中的第二時鐘信號(CLKB)的電平高于第一時鐘信號主線Cl中的第一時鐘 信號(CLK)的電平時，第三薄膜晶體管(Ti3)反向截止，則第一時鐘信號主線Cl中的第一時鐘信號(CLK)不能再向第二時鐘信號主線Dl放電，同時，CLKB的電荷也不會釋放到第一時 鐘信號主線Cl中。這樣就可以實現(xiàn)第一時鐘信號和第二時鐘信號之間的電荷共享?；陬愃频脑?，當?shù)诙r鐘信號主線中的第二時鐘信號(CLKB)變低時，也可以 通過第三薄膜晶體管和第四薄膜晶體管將電荷釋放給第一時鐘信號主線，使得第一時鐘信 號主線中的第一時鐘信號(CLK)能夠快速上升，減小上升沿的延遲，從而減小移位寄存器 單元輸出的柵極驅動信號的延遲。通過增加第三薄膜晶體管和第四薄膜晶體管，使得第一時鐘信號(CLK)和第二時 鐘信號(CLKB)能夠電荷共享，可以減少電源供給的電荷量，從而減小液晶顯示器柵極驅動 裝置的功耗。圖5中，各級移位寄存器單元，通過增加的第一薄膜晶體管和第二薄膜晶體管將 信號輸出端輸出的柵極驅動信號的電荷釋放給相鄰的后級移位寄存器單元的原理與圖3 類似，此處不再贅述。如圖7所示為本發(fā)明液晶顯示器柵極驅動裝置第四實施例結構示意圖，該裝置與 圖5所示實施例的區(qū)別在于圖7中不包括第一釋放電路模塊31，只包括第二釋放電路模 塊32，圖5中同時包括第一釋放電路模塊31和第二釋放電路模塊32。圖7中第二釋放電 路模塊32的工作原理與圖5類似，此處不再贅述。圖5和圖7所示的實施例中，液晶顯示器柵極驅動裝置包括兩條時鐘信號線，這兩 條時鐘信號線中輸入的時鐘信號互為反相信號。在本領域中，液晶顯示器柵極驅動裝置還 可以包括兩條以上的時鐘信號線。當液晶顯示器柵極驅動裝置包括兩條以上的時鐘信號線 時，第二釋放電路模塊可以連接在其中的兩條時鐘信號線之間，使得其中一條時鐘信號主 線上的高電平信號的電荷能夠釋放到另一條時鐘信號的主線。第二釋放電路模塊中的第三 薄膜晶體管的柵極和漏極均與兩條時鐘信號線中的一條時鐘信號主線連接，第四薄膜晶體 管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與兩條時鐘信號線中的另 一條時鐘信號主線連接，第四薄膜晶體管的柵極與兩條時鐘信號線中的另一條時鐘信號輔 線連接。具體的實現(xiàn)方式與前述各實施例類似，此處不再贅述。本發(fā)明提供的液晶顯示器柵極驅動裝置，通過在前級移位寄存器單元和后級移位 寄存器單元的信號輸出端之間連接第一釋放電路模塊，使得前級移位寄存器單元信號輸出 端輸出的高電平信號的電荷釋放到后級移位寄存器單元的信號輸出端，可以后級移位寄存 器單元輸出的柵極驅動信號的延遲，并且有效利用了移位寄存器單元輸出的高電平信號， 能夠減少功率消耗。通過在兩條時鐘信號線之間設置第二釋放電路模塊，使得一個時鐘信 號主線中的時鐘信號下降時，能夠將高電平信號的電荷釋放給另一個時鐘信號主線中的時 鐘信號，使得另一個時鐘信號主線中的時鐘信號的電平能夠快速上升，減小上升沿的延遲， 從而減小移位寄存器單元輸出的柵極驅動信號的延遲。最后應說明的是以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡 管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解其依然 可以對前述各實施例所記載的技術方案進行修改，或者對其中部分技術特征進行等同替 換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的精 神 和范圍。
權利要求
一種液晶顯示器柵極驅動裝置，包括多級移位寄存器單元和多條時鐘信號線，所述多條時鐘信號線均與所述多級移位寄存器單元連接，用于使所述多級移位寄存器單元產(chǎn)生柵極驅動信號，每級移位寄存器單元均包括信號輸出端，其特征在于，前級移位寄存器單元的信號輸出端與后級移位寄存器單元的信號輸出端分別連接第一釋放電路模塊，所述第一釋放電路模塊用于使所述前級移位寄存器單元的信號輸出端輸出的高電平信號的電荷釋放到所述后級移位寄存器單元的信號輸出端。
2.根據(jù)權利要求1所述的裝置，其特征在于，所述第一釋放電路模塊包括第一薄膜晶 體管和第二薄膜晶體管；所述第一薄膜晶體管的柵極和漏極均與所述前級移位寄存器單元的信號輸出端連接；所述第二薄膜晶體管的漏極與所述第一薄膜晶體管的源極連接，所述第二薄膜晶體管 的源極與所述后級移位寄存器單元的信號輸出端連接；所述第二薄膜晶體管的柵極與所述 多條時鐘信號線中的一條連接。
3.根據(jù)權利要求2所述的裝置，其特征在于，所述多條時鐘信號線具體包括第一時鐘 信號線和第二時鐘信號線，所述第一時鐘信號線中輸入的時鐘信號和所述第二時鐘信號線 中輸入的時鐘信號互為反相信號；對于第奇數(shù)級移位寄存器單元，所述第二薄膜晶體管的柵極與所述第二時鐘信號線連 接，對于第偶數(shù)級移位寄存器單元，所述第二薄膜晶體管的柵極與所述第一時鐘信號線連 接。
4.根據(jù)權利要求3所述的裝置，其特征在于，還包括第二釋放電路模塊，所述第一時鐘 信號線包括第一時鐘信號主線和第一時鐘信號輔線，所述第二時鐘信號線包括第二時鐘信 號主線和第二時鐘信號輔線；所述第一時鐘信號主線和第一時鐘信號輔線并聯(lián)；所述第二 時鐘信號主線和第二時鐘信號輔線并聯(lián)；所述第一時鐘信號線和第二時鐘信號線之間連接有第二釋放電路模塊，所述第二釋放 電路模塊用于使所述第一時鐘信號主線上的高電平信號的電荷釋放到所述第二時鐘信號 主線，或者用于使所述第二時鐘信號主線上的高電平信號的電荷釋放到所述第一時鐘信號 主線。
5.根據(jù)權利要求4所述的裝置，其特征在于，所述第二釋放電路模塊包括第三薄膜晶 體管和第四薄膜晶體管；對于第奇數(shù)級移位寄存器單元，第三薄膜晶體管的柵極和漏極均與第一時鐘信號主線 連接，第四薄膜晶體管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與第 二時鐘信號主線連接，第四薄膜晶體管的柵極與第二時鐘信號輔線連接，第二薄膜晶體管 的柵極與第二時鐘信號輔線連接；對于第偶數(shù)級移位寄存器單元，第三薄膜晶體管的柵極和漏極均與第二時鐘信號主線 連接，第四薄膜晶體管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與第 一時鐘信號主線連接，第四薄膜晶體管的柵極與第一時鐘信號輔線連接，第二薄膜晶體管 的柵極與第一時鐘信號輔線連接。
6.一種液晶顯示器柵極驅動裝置，包括多級移位寄存器單元和多條時鐘信號線，所述 多條時鐘信號線均與所述多級移位寄存器單元連接，用于使所述多級移位寄存器單元產(chǎn)生柵極驅動信號，其特征在于，所述多條時鐘信號線均包括時鐘信號主線和輔線，所述時鐘信 號主線和輔線并聯(lián)；所述多條時鐘信號線中的兩條時鐘信號線之間連接有第二釋放電路模塊，所述第二釋 放電路模塊用于使一條時鐘信號主線上的高電平信號的電荷釋放到另一條時鐘信號主線。
7.根據(jù)權利要求6所述的裝置，其特征在于，所述第二釋放電路模塊包括第三薄膜晶 體管和第四薄膜晶體管；第三薄膜晶體管的柵極和漏極均與所述兩條時鐘信號線中的一條時鐘信號主線連接， 第四薄膜晶體管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與所述兩條 時鐘信號線中的另一條時鐘信號主線連接，第四薄膜晶體管的柵極與所述兩條時鐘信號線 中的另一條時鐘信號輔線連接。
8.根據(jù)權利要求7所述的液晶顯示器柵極驅動裝置，其特征在于，所述兩條時鐘信號 線具體為第一時鐘信號線和第二時鐘信號線；所述第一時鐘信號線包括第一時鐘信號主線 和第一時鐘信號輔線，所述第二時鐘信號線包括第二時鐘信號主線和第二時鐘信號輔線； 所述第一時鐘信號主線和第一時鐘信號輔線并聯(lián)；所述第二時鐘信號主線和第二時鐘信號 輔線并聯(lián)；對于第奇數(shù)級移位寄存器單元，第三薄膜晶體管的柵極和漏極均與第一時鐘信號主線 連接，第四薄膜晶體管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與第 二時鐘信號主線連接，第四薄膜晶體管的柵極與第二時鐘信號輔線連接；對于第偶數(shù)級移位寄存器單元，第三薄膜晶體管的柵極和漏極均與第二時鐘信號主線 連接，第四薄膜晶體管的漏極與第三薄膜晶體管的源極連接，第四薄膜晶體管的源極與第 一時鐘信號主線連接，第四薄膜晶體管的柵極與第一時鐘信號輔線連接。
全文摘要
本發(fā)明涉及一種液晶顯示器柵極驅動裝置，包括多級移位寄存器單元和多條時鐘信號線，所述多條時鐘信號線均與所述多級移位寄存器單元連接，用于使所述多級移位寄存器單元產(chǎn)生柵極驅動信號，每級移位寄存器單元均包括信號輸出端，前級移位寄存器單元的信號輸出端與后級移位寄存器單元的信號輸出端分別連接第一釋放電路模塊，所述第一釋放電路模塊用于使所述前級移位寄存器單元的信號輸出端輸出的高電平信號的電荷釋放到所述后級移位寄存器單元的信號輸出端。本發(fā)明提供的液晶顯示器柵極驅動裝置，能夠減小移位寄存器單元輸出的柵極驅動信號的延遲，有效降低功率消耗。
文檔編號G09G3/36GK101847377SQ20091008100
公開日2010年9月29日 申請日期2009年3月27日 優(yōu)先權日2009年3月27日
發(fā)明者商廣良 申請人:北京京東方光電科技有限公司