專(zhuān)利名稱(chēng)：顯示設(shè)備和測(cè)試顯示設(shè)備的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示設(shè)備和測(cè)試顯示設(shè)備的方法，并且更加具體地，涉及包括對(duì)內(nèi)部 同步控制電路進(jìn)行測(cè)試的電路的顯示設(shè)備和測(cè)試顯示設(shè)備的方法。
背景技術(shù)：
近年來(lái)，由于圖像尺寸的增加或者圖像質(zhì)量的提高，增加了顯示設(shè)備中的傳輸?shù)?數(shù)據(jù)量，并且顯示設(shè)備的操作速度被增加以處理視頻顯示。因此，控制設(shè)備中的負(fù)載(在下 文中還被稱(chēng)為CPU)已經(jīng)被增加。圖7是示出在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的使用顯示 控制半導(dǎo)體集成電路的顯示設(shè)備的框圖。如圖7中所示，顯示控制半導(dǎo)體集成電路101被 用于控制顯示設(shè)備的顯示面板103和CPU 102之間的顯示數(shù)據(jù)的傳輸。顯示控制半導(dǎo)體集 成電路101通過(guò)內(nèi)置單端口 RAM 104執(zhí)行顯示數(shù)據(jù)的傳輸控制，同時(shí)使用被包括在電路101 中的內(nèi)部同步控制電路105同步寫(xiě)入/讀取和顯示讀取。圖8是示出被包括在圖7中所示的顯示控制半導(dǎo)體集成電路中的內(nèi)部同步控制電 路的電路圖。圖8中所示的內(nèi)部同步控制電路包括控制單元110、顯示讀取信號(hào)生成電路 130、判斷標(biāo)記信號(hào)生成電路140、以及兩個(gè)OR電路150(1)和150(2)。控制單元110包括 復(fù)位信號(hào)輸入端RES、寫(xiě)入/讀取信號(hào)輸入端WE杠(bar)/RE杠、顯示讀取信號(hào)輸入端DRE 杠、判斷標(biāo)記信號(hào)輸入端FLAG、使能信號(hào)輸出端EN、顯示讀取信號(hào)輸出端LAC杠、LACl杠、 以及LAC2杠。顯示讀取信號(hào)生成電路130包括復(fù)位信號(hào)輸入端RES、顯示讀取信號(hào)輸入端 LACl杠和LAC2杠、顯示讀取信號(hào)輸出端LBE、以及觸發(fā)器信號(hào)輸出端TRIG。判斷標(biāo)記信號(hào) 生成電路140包括復(fù)位信號(hào)輸入端RES、顯示讀取信號(hào)輸入端LBE、觸發(fā)器信號(hào)輸入端TRIG、 以及判斷標(biāo)記信號(hào)輸出端FLAG。在圖8中所示的內(nèi)部同步控制電路中，復(fù)位信號(hào)RES被提供給OR電路150(1)的 一個(gè)輸入。此外，寫(xiě)入/讀取信號(hào)WE杠和RE杠被提供給控制單元110的寫(xiě)入/讀取信號(hào) 輸入端WE杠/RE杠并且被提供給內(nèi)部同步控制電路105的寫(xiě)入/讀取信號(hào)輸出端WE杠/ RE杠。顯示讀取信號(hào)DRE杠被提供給控制單元110的顯示讀取信號(hào)輸入端DRE杠并且被提 供給OR電路150(1)的另一輸入。OR電路150(1)的輸出被提供給控制單元110和判斷標(biāo) 記信號(hào)生成電路140的各自的復(fù)位信號(hào)輸入端RES，并且還被提供給OR電路150 (2)的一個(gè) 輸入。OR電路150(2)的輸出被提供給顯示讀取信號(hào)生成電路130的復(fù)位信號(hào)輸入端RES。來(lái)自于控制單元110的輸出信號(hào)被如下地提供給其它的輸入電路。使能信號(hào)EN 被提供給OR電路150 (2)的另一輸入。顯示讀取信號(hào)LACl杠和LAC2杠分別被提供給顯示 讀取信號(hào)生成電路130的顯示讀取信號(hào)輸入端LACl杠和LAC2杠。顯示讀取信號(hào)LAC杠被提供給內(nèi)部同步控制電路105的顯示讀取信號(hào)輸出端LAC杠。來(lái)自于顯示讀取信號(hào)生成電路130的輸出信號(hào)被如下地提供給其它的輸入電路。 顯示讀取信號(hào)LBE被提供給內(nèi)部同步控制電路105的顯示讀取信號(hào)輸出端LBE并且被提供 給判斷標(biāo)記信號(hào)生成電路140的顯示讀取信號(hào)輸入端LBE。觸發(fā)器信號(hào)TRIG被提供給判 斷標(biāo)記信號(hào)生成電路140的觸發(fā)器信號(hào)輸入端TRIG。是來(lái)自于判斷標(biāo)記信號(hào)生成電路140 的輸出信號(hào)的判斷標(biāo)記信號(hào)FLAG被提供給控制單元110的判斷標(biāo)記信號(hào)輸入端FLAG。如圖9中所示，控制單元110包括三個(gè)AND電路111(1)至111 (3)、五個(gè)OR電路 112(1)至 112(5) UOfNOT 電路 113(1)至 113 (10)、三個(gè) D 觸發(fā)器 114(1)至 114(3)、一個(gè) 第一延遲電路115、一個(gè)第二延遲電路116、兩個(gè)第三延遲電路117(1)和117 (2)、以及一個(gè) 開(kāi)關(guān)電路118。AND電路111(1)、Ν0Τ電路113(1)、以及第二延遲電路116組成第一觸發(fā)電路119。 AND電路111(1)具有被直接地連接至顯示讀取信號(hào)DRE杠的一個(gè)輸入、和通過(guò)NOT電路 113(1)和第二延遲電路116被連接至顯示讀取信號(hào)DRE杠的另一輸入。因此第一觸發(fā)電路 119在輸入的上升邊緣輸出正單觸發(fā)脈沖。OR電路112(1)和112⑵、NOT電路113(2)和113 (3)、以及第三延遲電路117(1) 和117(2)組成第二觸發(fā)電路120(1)和120(2)。被輸入到OR電路112 (1)的一端的信號(hào) 還通過(guò)NOT電路113(2)和延遲電路117(1)被輸入到OR電路112(1)的另一端。被輸入到 OR電路112(2)的一端的信號(hào)還通過(guò)NOT電路113(3)和延遲電路117(2)被輸入到OR電 路112(2)的另一端。因此第二觸發(fā)電路120(1)和120(2)中的每一個(gè)在輸入的上升邊緣 輸出負(fù)單觸發(fā)脈沖。在控制單元110的各個(gè)輸入端中，讀取/寫(xiě)入信號(hào)輸入端WE杠/RE杠被連接至 AND電路111 (2)的兩個(gè)輸入，判斷標(biāo)記信號(hào)輸入端FLAG被連接至D觸發(fā)器114(1)的數(shù)據(jù) 輸入D，復(fù)位信號(hào)輸入端RES被連接至D觸發(fā)器114 (1)的復(fù)位輸入R，顯示讀取信號(hào)輸入端 DRE杠被連接至D觸發(fā)器114(2)的復(fù)位輸入R、第一延遲電路115的輸入、以及第一觸發(fā)電 路119的輸入。AND電路112(2)的輸出被連接至D觸發(fā)器114(1)和D觸發(fā)器114(2)的時(shí)鐘輸入， 通過(guò)NOT電路113(4)被連接至D觸發(fā)器114(3)的數(shù)據(jù)輸入D，并且通過(guò)NOT電路113(5) 被連接至OR電路112(3)、112(4)、以及112(5)中的每一個(gè)的一個(gè)輸入和使能信號(hào)輸出端EN。D觸發(fā)器114(1)的輸出Q通過(guò)NOT電路113 (6)被連接至第二觸發(fā)電路120 (2)的 輸入。D觸發(fā)器114(2)的輸出Q通過(guò)NOT電路113 (7)被連接至開(kāi)關(guān)電路118的輸入IN2。 第一延遲電路115的輸出通過(guò)NOT電路113(8)被連接至D觸發(fā)器114(3)的時(shí)鐘輸入和D 觸發(fā)器114(2)的數(shù)據(jù)輸入D，并且通過(guò)NOT電路113(9)被連接至開(kāi)關(guān)電路118的輸入INl。第一觸發(fā)電路119的輸出被連接至D觸發(fā)器114 (3)的復(fù)位輸入R。D觸發(fā)器114 (3) 的輸出Q被連接至開(kāi)關(guān)電路118的輸入SEL。開(kāi)關(guān)電路118的輸出通過(guò)NOT電路113(10) 被連接至第二觸發(fā)電路120(1)的輸入。第二觸發(fā)電路120(1)和120(2)的輸出被連接至 AND電路111(3)的兩個(gè)輸入和OR電路112(3)和112(4)的另一輸入。AND電路112(3)、 112(4)、以及112(5)的輸出分別被連接至顯示讀取信號(hào)輸出端LACl杠、LAC2杠、以及LAC 杠。
生成輸出信號(hào)EN作為識(shí)別來(lái)自于從CPU 102傳輸?shù)膶?xiě)入/讀取信號(hào)WE杠/RE杠 的輸入的寫(xiě)入/讀取命令的存在或者不存在的信號(hào)，并且用作稍后將會(huì)加以描述的LAC杠、 LACl杠、以及LAC2杠的各個(gè)輸出使能。生成輸出信號(hào)LACl杠作為當(dāng)寫(xiě)入/讀取和顯示讀 取不在競(jìng)爭(zhēng)時(shí)輸出顯示讀取命令的顯示讀取信號(hào)。生成輸出信號(hào)LAC2杠作為當(dāng)寫(xiě)入/讀 取和顯示讀取正在競(jìng)爭(zhēng)時(shí)輸出重新顯示讀取命令的顯示讀取信號(hào)，并且反饋判斷標(biāo)記信號(hào) FLAG。生成輸出信號(hào)LAC杠作為通過(guò)輸出信號(hào)LACl杠和LAC2杠識(shí)別來(lái)自于CPU 102的寫(xiě) 入/讀取取消的顯示讀取信號(hào)。此外，輸入信號(hào)RES具有系統(tǒng)復(fù)位功能。如圖10中所示，顯示讀取信號(hào)生成電路130包括兩個(gè)AND電路131 (1)和131⑵、 四個(gè)OR電路132(1)至132 (4)、六個(gè)NOT電路133(1)至133 (6)、兩個(gè)D觸發(fā)器134(1)和 134 (2)、兩個(gè)第四延遲電路135 (1)和135 (2)、兩個(gè)第五延遲電路136 (1)和136 (2)、以及兩 個(gè)延遲電路137(1)和137(2)。OR電路132(1)和132⑵、NOT電路133(3)和133 (4)、以及第五延遲電路136(1) 和136(2)組成第三觸發(fā)電路138(1)和138(2)。OR電路132(1)具有被直接地連接到延 遲電路135(1)的一個(gè)輸入和通過(guò)NOT電路133(3)和延遲電路136(1)被連接至延遲電路 135(1)的另一輸入。OR電路132(2)具有被直接地連接到延遲電路135 (2)的一個(gè)輸入和 通過(guò)NOT電路133(4)和延遲電路136(2)被連接至延遲電路135(2)的另一輸入。第三觸 發(fā)電路138(1)和138(2)中的每一個(gè)在輸入的上升邊緣輸出負(fù)單觸發(fā)脈沖。此外，AND電路131 (1)和131 (2)、NOT電路133 (5)和133 (6)、以及第六延遲電路 137(1)和137(2)組成第四觸發(fā)電路139(1)和139(2)。被輸入到AND電路131(1)的一端 的信號(hào)還通過(guò)NOT電路133(5)和延遲電路137(1)被輸入到AND電路131⑴的另一端。被 輸入到AND電路131(2)的一端的信號(hào)還通過(guò)NOT電路133(6)和延遲電路137(2)被輸入 到AND電路131(2)的另一端。第四觸發(fā)電路139(1)和139(2)中的每一個(gè)在輸入的上升 邊緣輸出正單觸發(fā)脈沖。顯示讀取信號(hào)生成電路130的復(fù)位信號(hào)輸入端RES被連接至D觸發(fā)器134(1)和 134⑵的各自的復(fù)位輸入R。顯示讀取信號(hào)輸入端LACl杠和LAC2杠通過(guò)NOT電路133⑴ 和133 (2)分別被連接至D觸發(fā)器134 (1)和134 (2)的各自的數(shù)據(jù)輸入D，并且通過(guò)第四延 遲電路135(1)和135(2)和第三觸發(fā)電路138(1)和138(2)被連接至D觸發(fā)器134(1)和 134(2)的時(shí)鐘輸入C。D觸發(fā)器134(1)和134(2)的輸出Q通過(guò)第四觸發(fā)電路139 (1)和 139(2)被連接至OR電路132(3)的兩個(gè)輸入，并且OR電路132(3)的輸出被連接至顯示讀 取信號(hào)輸出端LBE。此外，OR電路132(1)和132(2)的另一輸入被連接至OR電路132(4) 的兩個(gè)輸入，并且OR電路132 (4)的輸出被連接至觸發(fā)器信號(hào)輸出端TRIG。輸出信號(hào)LBE是基于從控制單元110輸出的輸入信號(hào)LACl杠和LAC2杠而生成的 顯示讀取信號(hào)。輸出信號(hào)LBE是具有被要求用于判斷競(jìng)爭(zhēng)狀態(tài)和非競(jìng)爭(zhēng)狀態(tài)的脈沖寬度和 時(shí)序的顯示讀取命令。在第四延遲電路135 (1)和135 (2)中調(diào)節(jié)必要的時(shí)序，并且在第六延 遲電路137(1)和137(2)中調(diào)節(jié)必要的脈沖寬度。此外，輸出信號(hào)TRIG被生成作為觸發(fā)器 信號(hào)以判斷是否存在通過(guò)顯示讀取信號(hào)LBE足以從RAM 104中讀出顯示數(shù)據(jù)的脈沖寬度。 輸入信號(hào)RES具有系統(tǒng)復(fù)位功能。如圖11中所示，判斷標(biāo)記信號(hào)生成電路140包括三個(gè)NOT電路141(1)至141 (3)、 一個(gè)D觸發(fā)器142、以及一個(gè)第七延遲電路143。判斷標(biāo)記信號(hào)生成電路140的復(fù)位信號(hào)輸入端RES被連接至D觸發(fā)器142的復(fù)位輸入R，顯示讀取信號(hào)輸入端LBE通過(guò)NOT電路 141 (1)被連接至D觸發(fā)器142的數(shù)據(jù)輸入D，并且觸發(fā)器信號(hào)輸入端TRIG通過(guò)NOT電路 141 (2) ,141 (3)以及第七延遲電路143被連接至D觸發(fā)器142的時(shí)鐘輸入C。D觸發(fā)器142 的輸出Q被連接至判斷標(biāo)記信號(hào)輸出端FLAG。輸出標(biāo)記FLAG使用從顯示讀取信號(hào)生成電路130輸出的顯示讀取信號(hào)LBE和觸 發(fā)器信號(hào)TRIG將顯示讀取信號(hào)LBE的脈沖寬度與第七延遲電路143的相對(duì)于時(shí)間的延遲 時(shí)間進(jìn)行比較，以判斷顯示讀取信號(hào)LBE的“高”脈沖寬度是否具有被要求從RAM 104讀出 時(shí)間的時(shí)間。當(dāng)顯示讀取信號(hào)LBE的脈沖寬度比第七延遲電路143的延遲時(shí)間短時(shí)，信號(hào) 電平被設(shè)置為“高”電平。然后，生成判斷標(biāo)記信號(hào)以將來(lái)自于RAM104的顯示數(shù)據(jù)讀取錯(cuò) 誤判斷傳輸?shù)娇刂茊卧?10。輸入信號(hào)RES包括系統(tǒng)復(fù)位功能。在圖12A中所示的非競(jìng)爭(zhēng)中，從寫(xiě)入信號(hào)是“高”的時(shí)間tl到t2不存在與顯示讀 取命令的競(jìng)爭(zhēng)。在與寫(xiě)入命令不存在競(jìng)爭(zhēng)的時(shí)間t2到下一個(gè)寫(xiě)入信號(hào)上升到“高”的時(shí)間 t3的時(shí)段中顯示讀取信號(hào)是“高”。因此，在此時(shí)段中直接地從RAM 104中讀出顯示數(shù)據(jù)。在圖12B中，因?yàn)樵趶膶?xiě)入信號(hào)是“高”的時(shí)間tl到t2的時(shí)段顯示讀取信號(hào)上升 到“高”，所以與顯示讀取命令存在競(jìng)爭(zhēng)。然后，在從與寫(xiě)入命令不存在競(jìng)爭(zhēng)的時(shí)間t2到下 一個(gè)寫(xiě)入信號(hào)上升到“高”的時(shí)間t3的時(shí)段，延遲顯示讀取信號(hào)的“高”電平時(shí)段。從RAM 104中讀出顯示數(shù)據(jù)。在圖12C中，在顯示讀取信號(hào)上升到“高”之后，在顯示讀取的中間的時(shí)間tl寫(xiě)入 信號(hào)上升到“高”。然后，檢測(cè)到與寫(xiě)入命令的競(jìng)爭(zhēng)。這時(shí)，暫停顯示讀取，并且判斷顯示讀 取是否完成。當(dāng)顯示讀取沒(méi)有完成時(shí)，判斷標(biāo)記上升。在與寫(xiě)入命令不再存在競(jìng)爭(zhēng)的時(shí)間 t2，顯示讀取信號(hào)再次上升到“高”，并且從RAM 104中讀出顯示數(shù)據(jù)。如上所述，在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的顯示控制 半導(dǎo)體集成電路中，來(lái)自于CPU的寫(xiě)入/讀取命令始終相對(duì)于顯示讀取命令被給予優(yōu)先，從 而減輕CPU側(cè)中的控制系統(tǒng)的負(fù)載。

發(fā)明內(nèi)容
在根據(jù)日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202的顯示控制半導(dǎo)體集成電 路中，本發(fā)明人已經(jīng)發(fā)現(xiàn)如下問(wèn)題。即，由于不存在外部地觀(guān)察顯示讀取命令和寫(xiě)入/讀取 命令的競(jìng)爭(zhēng)狀態(tài)的措施，所以不能夠檢查電路中是否存在競(jìng)爭(zhēng)狀態(tài)。此外，在日本未經(jīng)審查 的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202公布的顯示控制半導(dǎo)體集成電路不包括根據(jù)要求生成競(jìng) 爭(zhēng)狀態(tài)的電路。對(duì)內(nèi)部同步控制電路進(jìn)行測(cè)試，同時(shí)隨機(jī)地預(yù)測(cè)競(jìng)爭(zhēng)狀態(tài)。因此，在故障檢 出率方面存在大的可變性，這降低了測(cè)試可靠性。本發(fā)明的第一示例性方面是顯示設(shè)備，該顯示設(shè)備包括延遲生成電路，該延遲生 成電路生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)，該競(jìng)爭(zhēng)信號(hào)是基于延遲設(shè)置信號(hào)而生成的；輸入順序判 斷電路，該輸入順序判斷電路判斷基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)的輸入順序；延遲設(shè)置電路，該延遲 設(shè)置電路基于輸入順序判斷電路中的判斷結(jié)果而生成延遲設(shè)置信號(hào)；以及內(nèi)部同步控制電 路，該內(nèi)部同步控制電路控制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸，其中使用基準(zhǔn)信號(hào) 和競(jìng)爭(zhēng)信號(hào)執(zhí)行內(nèi)部同步控制電路的操作測(cè)試。根據(jù)本發(fā)明的顯示設(shè)備，使用延遲生成電路、輸入順序判斷電路、以及延遲設(shè)置電路生成競(jìng)爭(zhēng)信號(hào)和基準(zhǔn)信號(hào)的競(jìng)爭(zhēng)狀態(tài)，并且使用這些信號(hào)執(zhí)行內(nèi)部同步控制電路的操作 測(cè)試。因此，能夠提高故障檢出率。本發(fā)明的第二示例性方面是顯示設(shè)備的操作測(cè)試方法，該顯示設(shè)備包括內(nèi)部同步 控制電路，該電路控制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸，該操作測(cè)試方法包括生成 基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)；判斷基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)的輸入順序；基于輸入順序的判斷結(jié)果而 生成延遲設(shè)置信號(hào)；基于延遲設(shè)置信號(hào)而生成競(jìng)爭(zhēng)信號(hào)；以及使用基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)執(zhí) 行內(nèi)部同步控制電路的操作測(cè)試。根據(jù)本發(fā)明的顯示設(shè)備的操作測(cè)試方法，生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)的競(jìng)爭(zhēng)狀態(tài)， 并且使用這些信號(hào)執(zhí)行內(nèi)部同步控制電路的操作測(cè)試。因此能夠提高故障檢出率。根據(jù)本發(fā)明，能夠提供能夠提高故障檢出率的顯示設(shè)備和顯示設(shè)備的測(cè)試方法。


結(jié)合附圖，根據(jù)某些示例性實(shí)施例的以下描述，以上和其它示例性方面、優(yōu)點(diǎn)和特 征將更加明顯，其中圖1是示出根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的電路圖；圖2是示出根據(jù)第一示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的延遲生成電路的電路圖；圖3是示出根據(jù)第一示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的輸入順序判斷電路的電路 圖；圖4A至圖4C每一個(gè)示出根據(jù)第一示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的測(cè)試模式信 號(hào)、第一輸出信號(hào)、以及第二輸出信號(hào)的時(shí)序圖；圖5是描述根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的操作的流程圖；圖6是描述根據(jù)第二示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的操作的流程圖；圖7是在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的顯示設(shè)備的構(gòu) 造圖；圖8是示出在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的內(nèi)部同步 控制電路的電路圖；圖9是示出在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的內(nèi)部同步 控制電路的控制單元的電路圖；圖10是示出在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的內(nèi)部同步 控制電路的顯示讀取信號(hào)生成電路的電路圖；圖11是示出在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的內(nèi)部同步 控制電路的判斷標(biāo)記信號(hào)生成電路的電路圖；以及圖12A至圖12C均示出描述通過(guò)在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202 中公布的顯示控制半導(dǎo)體集成電路的顯示數(shù)據(jù)傳輸控制方法的時(shí)序圖。
具體實(shí)施例方式[第一示例性實(shí)施例]將參考附圖描述本發(fā)明的第一示例性實(shí)施例。圖1是示出根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的構(gòu)造的電路圖。競(jìng)爭(zhēng)測(cè)試電路1包括延遲生成電路2、輸入順序判斷電路3、延遲時(shí)間設(shè)置電路4、控制電路 5、顯示讀取信號(hào)生成電路6、判斷標(biāo)記信號(hào)生成電路7、以及兩個(gè)OR電路8和9。在它們當(dāng) 中，控制電路5、顯示讀取信號(hào)生成電路6、判斷標(biāo)記信號(hào)生成電路7、以及兩個(gè)OR電路8和 9組成內(nèi)部同步控制電路。延遲生成電路2接收測(cè)試模式信號(hào)11、基準(zhǔn)設(shè)置信號(hào)12、寫(xiě)入/讀取信號(hào)13、顯示 讀取信號(hào)14、寫(xiě)入/讀取判斷信號(hào)15、以及延遲設(shè)置信號(hào)41作為輸入信號(hào)。此外，延遲生 成電路2輸出第一輸出信號(hào)16、第二輸出信號(hào)17、TO杠信號(hào)18、以及RE杠信號(hào)19作為輸 出信號(hào)。輸入順序判斷電路3接收第一輸出信號(hào)16和第二輸出信號(hào)17作為輸入信號(hào)，并 且輸出輸入順序判斷信號(hào)35和競(jìng)爭(zhēng)狀態(tài)判斷信號(hào)36作為輸出信號(hào)。延遲時(shí)間設(shè)置電路4接收RES信號(hào)42和輸入順序判斷信號(hào)35作為輸入信號(hào)，并 且輸出延遲設(shè)置信號(hào)41作為輸出信號(hào)。控制電路5接收第二輸出信號(hào)17、WE杠信號(hào)18、RE杠信號(hào)19、控制電路RES信號(hào) 81、以及FLAG信號(hào)71作為輸入信號(hào)，并且輸出LAC杠信號(hào)54、LAC1杠信號(hào)52、LAC2杠信號(hào) 53、以及EN信號(hào)51作為輸出信號(hào)。顯示讀取信號(hào)生成電路6接收顯示讀取信號(hào)生成單元RES信號(hào)91、LACl杠信號(hào) 52、以及LAC2杠信號(hào)53作為輸入信號(hào)，并且輸出LBE信號(hào)61和TRIG信號(hào)62作為輸出信號(hào)。判斷標(biāo)記信號(hào)生成電路7接收控制電路RES信號(hào)81、LBE信號(hào)61、以及TRIG信號(hào) 62作為輸入信號(hào)，并且輸出FLAG信號(hào)71作為輸出信號(hào)。被提供給競(jìng)爭(zhēng)測(cè)試電路1的測(cè)試模式信號(hào)11、基準(zhǔn)設(shè)置信號(hào)12、寫(xiě)入/讀取信號(hào) 13、顯示讀取信號(hào)14、以及寫(xiě)入/讀取判斷信號(hào)15被提供給延遲生成電路2。被提供給競(jìng) 爭(zhēng)測(cè)試電路1的RES信號(hào)42被輸入到延遲時(shí)間設(shè)置電路4和OR電路8的一個(gè)端子兩者。從延遲生成電路2輸出的第一輸出信號(hào)16被提供給輸入順序判斷電路3。從延遲 生成電路2輸出的第二輸出信號(hào)17被提供給控制電路5和輸入順序判斷電路3，并且還被 提供給OR電路8的另一個(gè)端子。從延遲生成電路2輸出的TO杠信號(hào)18和RE杠信號(hào)19 被提供給控制電路5并且還從競(jìng)爭(zhēng)測(cè)試電路1中輸出。從競(jìng)爭(zhēng)測(cè)試電路1輸出從控制電路5輸出的LAC杠信號(hào)54。從控制電路5輸出的 LACl杠信號(hào)52和LAC2杠信號(hào)53被提供給顯示讀取信號(hào)生成電路6。從控制電路5輸出 的EN信號(hào)51被提供給OR電路9的一個(gè)端子。從顯示讀取信號(hào)生成電路6輸出的LBE信號(hào)61被提供給判斷標(biāo)記信號(hào)生成電路 7并且還從競(jìng)爭(zhēng)測(cè)試電路1中輸出。從顯示讀取信號(hào)生成電路6輸出的TRIG信號(hào)62被提 供給判斷標(biāo)記信號(hào)生成電路7。從判斷標(biāo)記信號(hào)生成電路7輸出的FLAG信號(hào)71被提供給 控制電路5。從輸入順序判斷電路3輸出的輸入順序判斷信號(hào)35被提供給延遲時(shí)間設(shè)置電路 4并且還從競(jìng)爭(zhēng)測(cè)試電路1中輸出。從競(jìng)爭(zhēng)測(cè)試電路1輸出從輸入順序判斷電路3輸出的 競(jìng)爭(zhēng)狀態(tài)判斷信號(hào)36。從延遲時(shí)間設(shè)置電路4輸出的延遲設(shè)置信號(hào)41被提供給延遲生成電路2。從OR 電路8輸出的控制電路RES信號(hào)81被提供給控制電路5和判斷標(biāo)記信號(hào)生成電路7，并且還被輸入到OR電路9的其它端子。從OR電路9輸出的顯示讀取信號(hào)生成單元RES信號(hào)91 被提供給顯示讀取信號(hào)生成電路6。接下來(lái)，將會(huì)描述延遲生成電路2的詳細(xì)情況。圖2示出根據(jù)第一示例性實(shí)施例 的延遲生成電路的一個(gè)示例。在圖2中，延遲生成電路2包括多輸入選擇器21，該多輸入 選擇器21根據(jù)延遲設(shè)置信號(hào)41選擇信號(hào)中的一個(gè)；二輸入選擇器23和24，其中的每一個(gè) 根據(jù)測(cè)試模式信號(hào)11選擇信號(hào)中的一個(gè)；二輸入選擇器25和26，其中的每一個(gè)根據(jù)基準(zhǔn) 設(shè)置信號(hào)12選擇信號(hào)中的一個(gè)；二輸出選擇器28，該二輸出選擇器28根據(jù)寫(xiě)入/讀取判 斷信號(hào)15選擇信號(hào)中的一個(gè)；使能電路22，當(dāng)測(cè)試模式信號(hào)11是“1”時(shí)該使能電路22是 有效的；以及延遲元件組27。被提供給延遲生成電路2的測(cè)試模式信號(hào)11被提供給使能電路22并且還被提供 給二輸入選擇器23和24。被提供給延遲生成電路2的基準(zhǔn)設(shè)置信號(hào)12被提供給使能電路 22。被提供給延遲生成電路2的寫(xiě)入/讀取信號(hào)13被提供給二輸入選擇器23的一個(gè)輸入。 被提供給延遲生成電路2的顯示讀取信號(hào)14被提供給多輸入選擇器21、二輸入選擇器24 的一個(gè)輸入、以及延遲元件組27。被提供給延遲生成電路2的寫(xiě)入/讀取判斷信號(hào)15被提 供給二輸出選擇器28。被提供給延遲生成電路2的延遲設(shè)置信號(hào)41被提供給多輸入選擇器21。延遲元 件組27中的每一個(gè)延遲元件的每個(gè)輸出被提供給多輸入選擇器21。是多輸入選擇器21的 輸出的競(jìng)爭(zhēng)信號(hào)20被提供給二輸入選擇器23的另一輸入。此外，從延遲元件組27選擇的 任何延遲元件的輸出(定值)被提供給二輸入選擇器24的另一輸入。是二輸入選擇器24 的輸出的基準(zhǔn)信號(hào)29被提供給二輸入選擇器25和26。使能電路22的輸出被提供給二輸 入選擇器25和26。二輸入選擇器23的輸出被提供給二輸入選擇器25和26。二輸入選擇器25的輸 出被提供給二輸出選擇器28作為第一輸出信號(hào)16并且從延遲生成電路2輸出。從延遲生 成電路2輸出二輸入選擇器26的輸出作為第二輸出信號(hào)17。從延遲生成電路2輸出二輸 出選擇器28的一個(gè)輸出作為WE杠信號(hào)18。從延遲生成電路2輸出二輸出選擇器28的另 一個(gè)輸出作為RE杠信號(hào)19。接下來(lái)，將會(huì)描述輸入順序判斷電路3的詳細(xì)情況。圖3是示出根據(jù)第一示例性 實(shí)施例的輸入順序判斷電路的一個(gè)示例的電路圖。在圖3中，輸入順序判斷電路3包括D 觸發(fā)器31、32以及OR電路33。被提供給輸入順序判斷電路3的第一輸出信號(hào)16被提供給 D觸發(fā)器31的輸入并且被提供給D觸發(fā)器32的時(shí)鐘輸入。被提供給輸入順序判斷電路3 的第二輸出信號(hào)17被提供給D觸發(fā)器32的輸入并且被提供給D觸發(fā)器31的時(shí)鐘輸入。D觸發(fā)器31的輸出被提供給OR電路33的一個(gè)輸入并且還從輸入順序判斷電路 3輸出作為輸入順序判斷信號(hào)35。D觸發(fā)器32的輸出被提供給OR電路33的另一個(gè)輸入。 從輸入順序判斷電路3輸出OR電路33的輸出作為競(jìng)爭(zhēng)狀態(tài)判斷信號(hào)36?？刂齐娐?、顯示讀取信號(hào)生成電路6、以及判斷標(biāo)記信號(hào)生成電路7分別對(duì)應(yīng)于 根據(jù)圖8中所示的現(xiàn)有技術(shù)的控制單元110、顯示讀取信號(hào)生成電路130、以及判斷標(biāo)記信 號(hào)生成電路140。此外，第二輸出信號(hào)17對(duì)應(yīng)于顯示讀取信號(hào)。結(jié)構(gòu)和操作與根據(jù)現(xiàn)有技 術(shù)的在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中公布的內(nèi)部同步控制電路的相類(lèi) 似，并且因此將會(huì)省略描述。根據(jù)第一示例性實(shí)施例的顯示設(shè)備的控制電路5、顯示讀取信號(hào)生成電路6、以及判斷標(biāo)記信號(hào)生成電路7與根據(jù)現(xiàn)有技術(shù)的控制單元110、顯示讀取信 號(hào)生成電路130、以及判斷標(biāo)記信號(hào)生成電路140相類(lèi)似。它不限于圖9、圖10以及圖11 中所示的電路的具體構(gòu)造?，F(xiàn)在，將會(huì)描述根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的操作。圖4 是示出由組成根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路的延遲生成電路2生成 的第一輸出信號(hào)16和第二輸出信號(hào)17的狀態(tài)的時(shí)序圖。如圖4中所示，被輸入到輸入順序判斷電路3的兩個(gè)信號(hào)的時(shí)序包括下述三種狀 態(tài)，其中第一輸出信號(hào)16和第二輸出信號(hào)17的激活時(shí)段沒(méi)有重疊的狀態(tài)(圖4A，在下文中 被稱(chēng)為第一狀態(tài))、其中當(dāng)?shù)谝惠敵鲂盘?hào)16處于激活時(shí)第二輸出信號(hào)17變成激活的狀態(tài) (圖4B中，在下文中被稱(chēng)為第二狀態(tài))、以及其中當(dāng)?shù)诙敵鲂盘?hào)17處于激活時(shí)第一輸出 信號(hào)16變成激活的狀態(tài)(圖4C，在下文中被稱(chēng)為第三狀態(tài))。這時(shí)，要求檢查在第二狀態(tài)或者第三狀態(tài)下顯示設(shè)備無(wú)問(wèn)題地操作。還要求檢查 當(dāng)?shù)谝惠敵鲂盘?hào)16和第二輸出信號(hào)17的兩個(gè)信號(hào)基本上在同時(shí)變成激活時(shí)的操作。在根 據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路中，使用輸入順序判斷電路3判斷第一輸 出信號(hào)16和第二輸出信號(hào)17的兩個(gè)信號(hào)的輸入順序，并且基于判斷結(jié)果使用延遲生成電 路2控制在第一輸出信號(hào)16和第二輸出信號(hào)17變成激活的時(shí)序。在競(jìng)爭(zhēng)測(cè)試電路1中存在正常模式和測(cè)試模式。根據(jù)測(cè)試模式信號(hào)11的值能夠 設(shè)置正常模式和測(cè)試模式。當(dāng)測(cè)試模式信號(hào)11是“0”時(shí)，模式被設(shè)置為正常模式；當(dāng)測(cè)試 模式信號(hào)11是“1”時(shí)，模式被設(shè)置為測(cè)試模式。在下面的描述中，將會(huì)參考圖1、圖2以及 圖5描述測(cè)試模式下的操作。圖5是示出圖1中所示的競(jìng)爭(zhēng)測(cè)試電路的處理的流程圖。首先，在競(jìng)爭(zhēng)測(cè)試電路 1的各個(gè)內(nèi)部電路中設(shè)置初始值(Si)。接下來(lái)，測(cè)試模式信號(hào)11被設(shè)置為“1”，并且競(jìng)爭(zhēng) 測(cè)試電路1被設(shè)置為測(cè)試模式(S2)。然后，基準(zhǔn)設(shè)置信號(hào)12被設(shè)置為“0”或者“1”，使得 確定是從第一輸出信號(hào)16輸出圖2中所示的延遲生成電路2的基準(zhǔn)信號(hào)29并且從第二輸 出信號(hào)17輸出競(jìng)爭(zhēng)信號(hào)20，還是從第一輸出信號(hào)16輸出競(jìng)爭(zhēng)信號(hào)20并且從第二輸出信 號(hào)17輸出基準(zhǔn)信號(hào)29 (S3)?？傊?，當(dāng)基準(zhǔn)設(shè)置信號(hào)12被設(shè)置為“1”時(shí)，從第一輸出信號(hào) 16輸出基準(zhǔn)信號(hào)29，并且從第二輸出信號(hào)17輸出競(jìng)爭(zhēng)信號(hào)20。另一方面，當(dāng)基準(zhǔn)設(shè)置信號(hào) 12被設(shè)置為“0”時(shí)，從第一輸出信號(hào)16輸出競(jìng)爭(zhēng)信號(hào)20，并且從第二輸出信號(hào)17輸出基 準(zhǔn)信號(hào)29。在第一示例性實(shí)施例中，作為示例，基準(zhǔn)設(shè)置信號(hào)12被設(shè)置為“1”。隨著測(cè)試模式信號(hào)11被設(shè)置為“1”，二輸入選擇器24輸出能夠從延遲元件組27 選擇的任何延遲元件的輸出(定值)作為基準(zhǔn)信號(hào)29(S4)。然后，在輸入順序判斷電路3 中判斷在較早的時(shí)序輸入第一輸出信號(hào)16 (在這樣的情況下，基準(zhǔn)信號(hào)29)和第二輸出信 號(hào)17 (在這樣的情況下，競(jìng)爭(zhēng)信號(hào)20)中的哪一個(gè)，并且輸出是判斷結(jié)果的輸入順序判斷信 號(hào)35 (S5)。此外，判斷第一輸出信號(hào)16和第二輸出信號(hào)17的兩個(gè)信號(hào)是否正在競(jìng)爭(zhēng)，并且 輸出是判斷結(jié)果的競(jìng)爭(zhēng)狀態(tài)判斷信號(hào)36 (S6)。接下來(lái)，在延遲時(shí)間設(shè)置電路4中判斷是否已經(jīng)切換延遲元件預(yù)定的次數(shù)(S7)。 例如，切換延遲元件的次數(shù)能夠被外部地設(shè)置為競(jìng)爭(zhēng)測(cè)試電路的設(shè)置值。處理進(jìn)入在初始 階段中的S8。接下來(lái)，輸入順序判斷信號(hào)35被輸入到延遲時(shí)間設(shè)置電路4以判斷第一輸出信號(hào)16和第二輸出信號(hào)17的輸入順序(S8)。當(dāng)在S8中判斷在較早的時(shí)序輸入第一輸出信號(hào) 16時(shí)，延遲設(shè)置信號(hào)41被輸出使得提前競(jìng)爭(zhēng)信號(hào)20的輸入時(shí)序(提前第二輸出信號(hào)17的 輸出時(shí)序)(S9)。延遲生成電路2生成在基于延遲設(shè)置信號(hào)41的時(shí)序上升的競(jìng)爭(zhēng)信號(hào)20。 通過(guò)提前第二輸出信號(hào)17 (競(jìng)爭(zhēng)信號(hào)20)的輸出時(shí)序，圖4B中所示的第二輸出信號(hào)17的 上升的時(shí)序能夠接近于第一輸出信號(hào)16的上升的時(shí)序。在S8中判斷在較早的時(shí)序輸入第二輸出信號(hào)17之后，延遲設(shè)置信號(hào)41被輸出使 得延遲競(jìng)爭(zhēng)信號(hào)20的輸入時(shí)序(延遲第二輸出信號(hào)17的輸出時(shí)序)(SlO)。延遲生成電 路2生成在基于延遲設(shè)置信號(hào)41的時(shí)序上升的競(jìng)爭(zhēng)信號(hào)20。通過(guò)這樣延遲第二輸出信號(hào) 17 (競(jìng)爭(zhēng)信號(hào)20)的輸出時(shí)序，圖4C中所示的第二輸出信號(hào)17的上升的時(shí)序能夠接近于第 一輸出信號(hào)16的上升的時(shí)序。重復(fù)S4至SlO的操作，直到延遲元件的切換被執(zhí)行預(yù)定的次數(shù)。這時(shí)，基于寫(xiě)入/讀取判斷信號(hào)15，從圖2中所示的二輸入選擇器25輸出的第一 輸出信號(hào)16被輸入到控制電路5作為T(mén)O杠信號(hào)18和RE杠信號(hào)19。此外，第二輸出信號(hào) 17也被輸入到控制電路5作為顯示讀取信號(hào)。在測(cè)試模式下生成第一輸出信號(hào)16和第二 輸出信號(hào)17的時(shí)序，能夠執(zhí)行圖1中所示的判斷標(biāo)記信號(hào)生成電路7、顯示讀取信號(hào)生成電 路6、控制電路5的操作測(cè)試。注意，判斷標(biāo)記信號(hào)生成電路7、顯示讀取信號(hào)生成電路6、控 制電路5的操作與現(xiàn)有技術(shù)中描述的相類(lèi)似。在根據(jù)第一示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路中，使用輸入順序判斷電路 3判斷第一輸出信號(hào)16 (與TO杠信號(hào)18或者RE杠信號(hào)19相對(duì)應(yīng))和第二輸出信號(hào)17 (與 顯示讀取信號(hào)相對(duì)應(yīng))的兩個(gè)信號(hào)的輸入順序，并且基于判斷結(jié)果使用延遲生成電路2控 制第一輸出信號(hào)16和第二輸出信號(hào)17的時(shí)序。這使得能夠?qū)崿F(xiàn)上述第二和第三狀態(tài)，或 者其中基本上相時(shí)使第一輸出信號(hào)16和第二輸出信號(hào)17的兩個(gè)信號(hào)激活的狀態(tài)，并且能 夠通過(guò)此狀態(tài)測(cè)試顯示設(shè)備的內(nèi)部同步控制電路。因此，能夠測(cè)試內(nèi)部同步控制電路，同時(shí) 檢查第一輸出信號(hào)16和第二輸出信號(hào)17的時(shí)序，從而提高內(nèi)部同步控制電路的故障檢出 率。當(dāng)根據(jù)現(xiàn)有技術(shù)測(cè)試內(nèi)部同步控制電路時(shí)，執(zhí)行測(cè)試，同時(shí)隨機(jī)地預(yù)測(cè)競(jìng)爭(zhēng)狀態(tài)， 在故障檢出率方面產(chǎn)生變化并且降低測(cè)試的可靠性。然而，在根據(jù)第一示例性實(shí)施例的競(jìng) 爭(zhēng)測(cè)試電路中，能夠檢查競(jìng)爭(zhēng)狀態(tài)，從而增加故障檢出率。此外，根據(jù)第一示例性實(shí)施例的 競(jìng)爭(zhēng)測(cè)試電路包括可變延遲電路。因此，基于測(cè)量到的競(jìng)爭(zhēng)狀態(tài)能夠控制第一輸出信號(hào)16 的上升的時(shí)序和第二輸出信號(hào)17的上升的時(shí)序，并且能夠執(zhí)行各種輸入時(shí)序中的測(cè)試。在正常模式下，通過(guò)延遲生成電路2中的二輸出選擇器28輸出寫(xiě)入/讀取信號(hào)13 作為WE杠信號(hào)18和RE杠信號(hào)19。通過(guò)延遲生成電路2輸出顯示讀取信號(hào)14作為第二輸 出信號(hào)17。因此，在正常模式下，如在日本未經(jīng)審查的專(zhuān)利申請(qǐng)公開(kāi)No. 2003-288202中所 公布，根據(jù)寫(xiě)入/讀取判斷信號(hào)15將寫(xiě)入/讀取信號(hào)13輸入到控制電路5作為T(mén)O杠信號(hào) 18或者RE杠信號(hào)19，并且顯示讀取信號(hào)14還被輸入到控制電路5。接下來(lái)，將會(huì)描述根據(jù)第一示例性實(shí)施例的顯示設(shè)備的操作測(cè)試方法。根據(jù)第一 示例性實(shí)施例的包括控制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸?shù)膬?nèi)部同步控制電路的 顯示設(shè)備的操作測(cè)試方法包括下述步驟生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)；判斷基準(zhǔn)信號(hào)和競(jìng)爭(zhēng) 信號(hào)的輸入順序；基于輸入順序的判斷結(jié)果生成延遲設(shè)置信號(hào)；基于延遲設(shè)置信號(hào)生成競(jìng)爭(zhēng)信號(hào)；以及使用基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)執(zhí)行內(nèi)部同步控制電路的操作測(cè)試。在根據(jù)第一示例性實(shí)施例的顯示設(shè)備的操作測(cè)試方法中，使用相互競(jìng)爭(zhēng)的基準(zhǔn)信 號(hào)和競(jìng)爭(zhēng)信號(hào)執(zhí)行內(nèi)部同步控制電路的操作測(cè)試。因此增加故障檢出率。在根據(jù)第一示例性實(shí)施例的顯示設(shè)備的操作測(cè)試方法中，當(dāng)基準(zhǔn)信號(hào)的上升的時(shí) 序比競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序早時(shí)，能夠提前競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。另一方面，在根據(jù)第一示例性實(shí)施例的顯示設(shè)備的操作測(cè)試方法中，當(dāng)基準(zhǔn)信號(hào) 的上升的時(shí)序從競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序延遲時(shí)，能夠延遲競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。[第二示例性實(shí)施例]現(xiàn)在，將會(huì)描述根據(jù)本發(fā)明的第二示例性實(shí)施例的顯示設(shè)備的競(jìng)爭(zhēng)測(cè)試電路。根 據(jù)第二示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的處理不同于第一示例性實(shí)施例的處理。其它的結(jié)構(gòu) 與根據(jù)第一示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的相類(lèi)似，并且因此將會(huì)省略描述。圖6是示出根據(jù)第二示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路的處理的流程圖。在第二示例 性實(shí)施例中，從最大值順序地減少能夠被設(shè)置的延遲設(shè)置信號(hào)41的設(shè)置值，或者從最小值 順序地增加能夠被設(shè)置的延遲設(shè)置信號(hào)41的設(shè)置值。簡(jiǎn)言之，生成延遲設(shè)置信號(hào)使得從最 遲的上升的時(shí)序逐漸地提前競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。否則，生成延遲設(shè)置信號(hào)使得從最早 的上升的時(shí)序逐漸地延遲競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。在基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)的輸入時(shí)序被切 換的時(shí)序，終止內(nèi)部同步控制電路的操作測(cè)試。其它的操作，Sll至S17，與第一示例性實(shí)施 例的Sl至S7的相類(lèi)似。在S18中，判斷是S15的判斷結(jié)果的輸入順序判斷信號(hào)35是否等于先前的判斷的 結(jié)果。當(dāng)在S18中判斷當(dāng)前的輸入順序判斷信號(hào)35等于先前的輸入順序判斷信號(hào)35時(shí)， 延遲設(shè)置信號(hào)41的值被改變(S19)。然后，S14至S19的操作被重復(fù)，直到在S17中判斷延 遲元件的切換已經(jīng)被執(zhí)行預(yù)定的次數(shù)，或者直到當(dāng)前的輸入順序判斷信號(hào)35變得不同于 先前的輸入順序判斷信號(hào)35為止。以圖4B作為示例，當(dāng)?shù)诙敵鲂盘?hào)17的上升的時(shí)序逐漸地接近第一輸出信號(hào)16 的上升的時(shí)序時(shí)，并且第一輸出信號(hào)16的上升的時(shí)序和第二輸出信號(hào)17的上升的時(shí)序被 顛倒，判斷當(dāng)前的輸入順序判斷信號(hào)35不同于先前的輸入順序判斷信號(hào)35。此外，例如，當(dāng)延遲元件的切換被執(zhí)行事先外部設(shè)置的次數(shù)時(shí)，在S17中判斷延遲 元件的切換被執(zhí)行預(yù)定的次數(shù)。盡管在根據(jù)第二示例性實(shí)施例的競(jìng)爭(zhēng)測(cè)試電路中的延遲時(shí)間設(shè)置電路4中設(shè)置 延遲設(shè)置信號(hào)41的方法不同于第一示例性實(shí)施例中的方法，但是能夠獲得與第一示例性 實(shí)施例類(lèi)似的結(jié)果。本領(lǐng)域的普通技術(shù)人員能夠根據(jù)需要組合第一和第二示例性實(shí)施例。雖然已經(jīng)按照若干示例性實(shí)施例描述了本發(fā)明，但是本領(lǐng)域的技術(shù)人員將理解本 發(fā)明可以在權(quán)利要求的精神和范圍內(nèi)進(jìn)行各種修改，并且本發(fā)明并不限于上述的示例。此外，權(quán)利要求的范圍不受到上述的示例性實(shí)施例的限制。此外，應(yīng)當(dāng)注意的是，申請(qǐng)人意在涵蓋所有權(quán)利要求要素的等價(jià)，即使在后期的審 查過(guò)程中進(jìn)行過(guò)修改亦是如此。
權(quán)利要求
一種顯示設(shè)備，包括延遲生成電路，所述延遲生成電路生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)，所述競(jìng)爭(zhēng)信號(hào)是基于延遲設(shè)置信號(hào)而生成的；輸入順序判斷電路，所述輸入順序判斷電路判斷所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)的輸入順序；延遲設(shè)置電路，所述延遲設(shè)置電路基于所述輸入順序判斷電路中的判斷結(jié)果而生成所述延遲設(shè)置信號(hào)；以及內(nèi)部同步控制電路，所述內(nèi)部同步控制電路控制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸，其中使用所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)執(zhí)行所述內(nèi)部同步控制電路的操作測(cè)試。
2.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中，當(dāng)所述基準(zhǔn)信號(hào)的上升的時(shí)序比所述競(jìng)爭(zhēng) 信號(hào)的上升的時(shí)序早時(shí)，所述延遲設(shè)置電路生成所述延遲設(shè)置信號(hào)以提前所述競(jìng)爭(zhēng)信號(hào)的 上升的時(shí)序。
3.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中，當(dāng)所述基準(zhǔn)信號(hào)的上升的時(shí)序比所述競(jìng)爭(zhēng) 信號(hào)的上升的時(shí)序遲時(shí)，所述延遲設(shè)置電路生成所述延遲設(shè)置信號(hào)以延遲所述競(jìng)爭(zhēng)信號(hào)的 上升的時(shí)序。
4.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中所述延遲設(shè)置電路生成所述延遲設(shè)置信號(hào)使 得從最遲的上升的時(shí)序逐漸地提前所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。
5.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中所述延遲設(shè)置電路生成所述延遲設(shè)置信號(hào)使 得從最早的上升的時(shí)序逐漸地延遲所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。
6.根據(jù)權(quán)利要求4所述的顯示設(shè)備，其中在所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)的輸入順序 被切換時(shí)的時(shí)序，終止所述內(nèi)部同步控制電路的操作測(cè)試。
7.根據(jù)權(quán)利要求5所述的顯示設(shè)備，其中在所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)的輸入順序 被切換時(shí)的時(shí)序，終止所述內(nèi)部同步控制電路的操作測(cè)試。
8.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中所述延遲生成電路包括延遲元件組和多輸入 選擇器，并且所述多輸入選擇器基于所述延遲設(shè)置信號(hào)而選擇所述延遲元件組的輸出中的 任何一個(gè)以生成所述競(jìng)爭(zhēng)信號(hào)。
9.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中所述基準(zhǔn)信號(hào)與控制所述CPU和存儲(chǔ)器之間 的所述顯示數(shù)據(jù)的傳輸?shù)目刂菩盘?hào)相對(duì)應(yīng)，并且所述競(jìng)爭(zhēng)信號(hào)與對(duì)從所述存儲(chǔ)器到所述顯 示面板的所述顯示數(shù)據(jù)的傳輸進(jìn)行控制的控制信號(hào)相對(duì)應(yīng)。
10.根據(jù)權(quán)利要求1所述的顯示設(shè)備，其中所述基準(zhǔn)信號(hào)與對(duì)從存儲(chǔ)器到所述顯示面 板的所述顯示數(shù)據(jù)的傳輸進(jìn)行控制的控制信號(hào)相對(duì)應(yīng)，并且所述競(jìng)爭(zhēng)信號(hào)與控制所述CPU 和所述存儲(chǔ)器之間的所述顯示數(shù)據(jù)的傳輸?shù)目刂菩盘?hào)相對(duì)應(yīng)。
11.一種顯示設(shè)備的操作測(cè)試方法，所述顯示設(shè)備包括內(nèi)部同步控制電路，所述電路控 制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸，所述操作測(cè)試方法包括生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)；判斷所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)的輸入順序；基于所述輸入順序的判斷結(jié)果而生成延遲設(shè)置信號(hào)；基于所述延遲設(shè)置信號(hào)生成所述競(jìng)爭(zhēng)信號(hào)；以及使用所述基準(zhǔn)信號(hào)和所述競(jìng)爭(zhēng)信號(hào)執(zhí)行所述內(nèi)部同步控制電路的操作測(cè)試。
12.根據(jù)權(quán)利要求11所述的顯示設(shè)備的操作測(cè)試方法，其中，當(dāng)所述基準(zhǔn)信號(hào)的上升 的時(shí)序比所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序早時(shí)，所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序被提前。
13.根據(jù)權(quán)利要求11所述的顯示設(shè)備的操作測(cè)試方法，其中，當(dāng)所述基準(zhǔn)信號(hào)的上升 的時(shí)序比所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序遲時(shí)，所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序被延遲。
14.根據(jù)權(quán)利要求11所述的顯示設(shè)備的操作測(cè)試方法，其中生成所述延遲設(shè)置信號(hào)使 得從最遲的上升的時(shí)序逐漸地提前所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。
15.根據(jù)權(quán)利要求11所述的顯示設(shè)備的操作測(cè)試方法，其中生成所述延遲設(shè)置信號(hào)使 得從最早的上升的時(shí)序逐漸地延遲所述競(jìng)爭(zhēng)信號(hào)的上升的時(shí)序。
16.根據(jù)權(quán)利要求12所述的顯示設(shè)備的操作測(cè)試方法，其中在所述基準(zhǔn)信號(hào)和所述競(jìng) 爭(zhēng)信號(hào)的輸入順序被切換時(shí)的時(shí)序，終止所述內(nèi)部同步控制電路的操作測(cè)試。
17.根據(jù)權(quán)利要求13所述的顯示設(shè)備的操作測(cè)試方法，其中在所述基準(zhǔn)信號(hào)和所述競(jìng) 爭(zhēng)信號(hào)的輸入順序被切換時(shí)的時(shí)序，終止所述內(nèi)部同步控制電路的操作測(cè)試。
全文摘要
本發(fā)明涉及顯示設(shè)備和測(cè)試顯示設(shè)備的方法。顯示設(shè)備包括延遲生成電路，該延遲生成電路生成基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)，該競(jìng)爭(zhēng)信號(hào)是基于延遲設(shè)置信號(hào)而生成的；輸入順序判斷電路，該輸入順序判斷電路判斷基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)的輸入順序；延遲設(shè)置電路，該延遲設(shè)置電路基于輸入順序判斷電路中的判斷結(jié)果而生成延遲設(shè)置信號(hào)；以及內(nèi)部同步控制電路，該內(nèi)部同步控制電路控制CPU和顯示面板之間的顯示數(shù)據(jù)的傳輸。使用基準(zhǔn)信號(hào)和競(jìng)爭(zhēng)信號(hào)執(zhí)行內(nèi)部同步控制電路的操作測(cè)試。因此，能夠提高故障檢出率。
文檔編號(hào)G09G3/00GK101944348SQ201010213108
公開(kāi)日2011年1月12日 申請(qǐng)日期2010年6月22日 優(yōu)先權(quán)日2009年7月6日
發(fā)明者山岸信久 申請(qǐng)人:瑞薩電子株式會(huì)社