專利名稱：驅動器、n位驅動器系統(tǒng)與運算放大器緩沖器的制作方法
技術領域：
此申請案非臨時申請案，且主張2010年5月14日申請且具有相同名稱的美國臨時專利申請案編號第61/334，6 的優(yōu)先權，在此將其全部并入本申請案作為參考。本發(fā)明是有關于液晶顯示器驅動器，且特別是使用數(shù)字模擬轉換器的液晶顯示器驅動器。
背景技術：
現(xiàn)今的高級電子產(chǎn)品，如高分辨率電視，對電子科技有愈來愈高的要求。例如，顧客要求能以愈來愈自然的色彩來呈現(xiàn)影像的高分辨率電視顯示系統(tǒng)。驅動液晶顯示器的像素陣列的一般液晶顯示器驅動器，使用數(shù)字模擬轉換器來將代表電壓準位的數(shù)字碼轉換至對應的模擬輸出。例如，可使用4個位來將16個二進制數(shù)表示成代表數(shù)字模擬轉換器的輸出電壓。實際的模擬輸出電壓Vout是和一輸入二進制數(shù)成比例，且表示成此二進制數(shù)字的倍數(shù)。當數(shù)字模擬轉換器的參考電壓Vref為常數(shù)時，此輸出電壓Vout只有一離散值，例如16個可能的電壓準位之一，因此數(shù)字模擬轉換器的輸出并非真正為一個模擬值。然而， 通過增加輸入數(shù)據(jù)的位數(shù)量，可增加可能輸出值的數(shù)量。輸出范圍中較大量的可能輸出值會減少數(shù)字模擬轉換器輸出值間的差異。很明顯的是，當數(shù)字模擬轉換器輸入包含相對大量的位數(shù)時，此數(shù)字模擬轉換器提供相對高分辨率的輸出。然而，此數(shù)字模擬轉換器所消耗的電路面積和分辨率成正比。僅增加一位會使數(shù)字模擬轉換器中的譯碼器的面積加倍。舉例來說，假設此輸入數(shù)據(jù)在傳統(tǒng)R型(電阻串)數(shù)字模擬轉換器中是8位。在此例中，數(shù)字模擬轉換器配置有256個電阻、256條信號線與一個256x1譯碼器。使用此標準結構來制造一個10位數(shù)字模擬轉換器將需要IOM個電阻、1024條信號線和一個IOMxl 譯碼器。因此，此數(shù)字模擬轉換器將消耗比一個可比較的8位數(shù)字模擬轉換器多4倍的晶?；蚓娣e。其它問題亦存在于傳統(tǒng)的數(shù)字模擬轉換器中。例如，傳統(tǒng)的數(shù)字模擬轉換器通常使用運算放大器(OP-AMP)，來執(zhí)行抽樣保持電路(sample and hold circuit)。不幸地是， 當調節(jié)運算放大器的正向(non-inverting)輸入端的電壓準位時，此運算放大器的輸入端的寄生電容在此數(shù)字模擬轉換器的輸出上有一不受歡迎的效應，稱為偏移(off-set)。此外，每個運算放大器輸入一般均配置有金屬氧化物半導體(MOQ差動對。當輸入電壓接近金屬氧化物半導體差動對的臨界電壓(Vth)時，均方根偏移會變成不在規(guī)格內(nèi)。金成康(Jin-Seong Kang)等人已在2007年12月的固態(tài)電路(Solid-State Circuits) IEEE期刊的第12號第42冊的「使用于空間光調節(jié)器的3位嵌入式運算放大器的 10^§gsJ]^|IC(10-bits Driver IC Using 3-bit DAC Embedded Operational Amplifier for Spatial Optical Modulators (SOMs))」中提出，運算放大器電路中的數(shù)字模擬轉換器的嵌入式部分，借以節(jié)省較高分辨率(例如，10位)的面積。然而，使用此架構，隨著分辨率增加，數(shù)字模擬轉換器呈線性惡化。
因此，需要一個具有改善線性和偏移補償?shù)男路f數(shù)字模擬轉換器結構。

發(fā)明內(nèi)容
本發(fā)明的一目的就是在提供一種驅動器、η位驅動器系統(tǒng)與運算放大器緩沖器，可有效改善線性，并補償偏移。一種驅動器，包含數(shù)字模擬轉換器，具有數(shù)字輸入和模擬輸出，其中數(shù)字輸入代表介于第一模擬電壓準位和第二模擬電壓準位之間的輸入電壓。運算放大器具有輸出、第一輸入與第二輸入。第一輸入具有第一晶體管差動輸入對，第一晶體管差動輸入對包含第一 NMOS晶體管和第一 PMOS晶體管。而第二輸入具有第二晶體管差動輸入對，第二晶體管差動輸入對包含第二 NMOS晶體管晶體和第二 PMOS晶體管，以及開關邏輯，用以減少運算放大器中的偏移，可操作開關邏輯以選擇性地將第一NMOS晶體管與第一PMOS晶體管耦合至數(shù)字模擬轉換器的模擬輸出，以及將第二 NMOS晶體管與第二 PMOS晶體管耦合至運算放大器的輸出，當輸入電壓介于低參考電壓和高參考電壓之間時。將第一 PMOS晶體管與第二 PMOS 晶體管耦合至中介電壓，以及將第一 NMOS晶體管耦合至數(shù)字模擬轉換器的模擬輸出，并將第二 NMOS晶體管耦合至運算放大器的輸出，當輸入電壓高于高參考電壓時。一種η位驅動器系統(tǒng)，其特征在于響應于代表目標電壓的η位輸入碼，此η位輸入碼具有χ個最高有效位與y個最低有效位，其中η > 1，χ > 0，y > 0且χ加y等于η。η位驅動器系統(tǒng)包含第一數(shù)字模擬轉換器與第二數(shù)字模擬轉換器，其中第一數(shù)字模擬轉換器響應于一輸入碼，此輸入碼包含χ個最高有效位，以提供第一數(shù)字模擬轉換器輸出電壓與第二數(shù)字模擬轉換器輸出電壓。而第二數(shù)字模擬轉換器包含y位譯碼器、運算放大器與偏壓組件，其中y位譯碼器接收輸入碼并提供2y個輸出，輸入碼包含y個最低有效位、第一數(shù)字模擬轉換器輸出電壓和第二數(shù)字模擬轉換器輸出電壓，根據(jù)傳給y位譯碼器的輸入碼，將每一輸出分別設定為第一輸出電壓或第二輸出電壓。運算放大器具有正輸入端、負輸入端與運算放大器輸出，其中正輸入端包含對應至y位譯碼器的輸出的第一晶體管差動輸入對群組，負輸入端包含第二晶體管差動輸入對群組，每一第一晶體管差動輸入對群組和第二晶體管差動輸入對群組包含2y個晶體管差動輸入對，每一晶體管差動輸入對包含一 NMOS晶體管和一 PMOS晶體管。運算放大器還包含輸出電路，輸出電路耦合至第一晶體管差動輸入對群組和第二晶體管差動輸入對群組，且具有一輸出對應至運算放大器輸出。而偏壓組件用以偏壓運算放大器的正輸入端與負輸入端，以減少運算放大器中的偏移。當目標電壓介于低參考電壓和高參考電壓之間時，將第一晶體管差動輸入對群組的NMOS晶體管與PMOS 晶體管耦合至譯碼器的輸出，并將第二晶體管差動輸入對群組的NMOS晶體管與PMOS晶體管耦合至運算放大器輸出。當目標電壓低于低參考電壓時，開啟第一晶體管差動輸入對群組和第二晶體管差動輸入對群組的NMOS晶體管，并將第一晶體管差動輸入對群組的PMOS 晶體管耦合至譯碼器的輸出，且將第二晶體管差動輸入對群組的PMOS晶體管耦合至運算放大器輸出。當目標電壓高于高參考電壓時，開啟第一晶體管差動輸入對群組和第二晶體管差動輸入對群組的PMOS晶體管，并將第一晶體管差動輸入對群組的NMOS晶體管耦合至譯碼器的輸出，且將第二晶體管差動輸入對群組的NMOS晶體管耦合至運算放大器輸出。在其它實施例中，提供具有嵌入式數(shù)字模擬轉換器的運算放大器緩沖器。此結構包含一譯碼器，此譯碼器具有用以接收第一電壓和第二電壓的輸入與η位輸入碼，譯碼器具有2n個輸出，根據(jù)η位輸入碼，譯碼器的每一輸出是分別地設定為第一電壓或第二電壓。 第一運算放大器輸入耦合至譯碼器，第一運算放大器輸入包含第一晶體管差動輸入對群組，第一晶體管差動輸入對群組中的晶體管差動輸入對的每一者是耦合至譯碼器的輸出中的各自的一者。第二運算放大器輸入是耦合至運算放大器的輸出，第二運算放大器輸入包含第二晶體管差動輸入對群組，第二晶體管差動輸入對群組中的晶體管差動輸入對的每一者是耦合至運算放大器的輸出。其中第一晶體管差動輸入對群組和第二晶體管差動輸入對群組均包含至少一第一晶體管差動輸入對子群組和一第二晶體管差動輸入對子群組，第一晶體管差動輸入對子群組包含根據(jù)第一尺寸參數(shù)制造的至少一晶體管差動輸入對，而第二晶體管差動輸入對子群組包含根據(jù)第二尺寸參數(shù)制造的至少一晶體管差動輸入對，第二尺寸參數(shù)不同于第一尺寸參數(shù)。以及輸出電路，具有輸入與輸出，輸出電路的輸入耦合至第一晶體管差動輸入對群組與第二晶體管差動輸入對群組，而輸出電路的輸出對應至運算放大器的輸出。 本發(fā)明的以上所述及其它特征將可從以下結合所附附圖所提供的本發(fā)明的較佳實施例的詳細說明，而獲得更佳的了解。


所附的附圖是繪示本發(fā)明的較佳實施例與此揭露有關的其它信息，其中圖1是繪示具有嵌入式3位的數(shù)字模擬轉換器運算放大器的10位驅動器結構；圖2是更詳細繪示圖1的驅動器的運算放大器結構；圖3是一表格，其繪示出圖1的驅動器的操作；圖4是繪示具有正向輸入端和反向輸入端的運算放大器，正向輸入端和反向輸入端均由一晶體管差動輸入對所形成；圖5Α至圖5C是繪示一種運算放大器的輸入的選擇性偏壓架構的實施例，此選擇性偏壓架構用以減少均方根偏移；圖6是一曲線圖，其繪示均方根偏移規(guī)格、和具有與沒有均方根偏移補償?shù)碾娐返木礁疲粓D7是繪示一種減少均方根偏的方法的實施例；圖8是繪示具有分段結構的運算放大器，用以改善線性；圖9是模擬結果的曲線圖，其繪示使用圖8的架構在線性上的改善；以及圖10繪示依照本發(fā)明的一實施例的一種8位驅動器系統(tǒng)，此系統(tǒng)使用偏移消除和線性改善技術。主要組件符號說明15 數(shù)字模擬轉換器20 3位譯碼器30 輸入階段100 運算放大器110:輸入120:輸入200 步驟
25 運算放大器 35 輸出階段 105 輸入階段 115:輸出階段 130 輸出 210 步驟
220步驟230步驟
240步驟250步驟
260步驟300緩沖器
310輸出電路4008位架構
410數(shù)字模擬轉換器420譯碼器
430晶體管差動輸入對430a:晶體管對430c:晶體管對432a:晶體管對432c:晶體管對440a 邏輯區(qū)域440c 邏輯區(qū)域450:比較電路/邏輯VH:相鄰電壓準位VF:輸出電壓Pl/Nl :PM0S/W0S 對P2/N2 :PM0S/NM0S 對
具體實施例方式例示性實施例中的敘述應連同附加的附圖一起閱讀，這些附加的附圖應考慮為整體說明的一部份。關于電性連接、耦合及諸如此類的用語，例如“連接(connected)”和“互連(interconnected) ”，是指數(shù)個結構彼此以直接或間接地透過中介結構的方式連接的關系，除非另有特別的敘述。圖1是如康等人(Kang et al.)所描述且由此轉載(imprint)的10位驅動器的圖式，在此將其全部并入本申請案作為參考。為了減少10位驅動器所消耗的晶粒面積，將此驅動器所要求的10位數(shù)字模擬轉換器分割成介于傳統(tǒng)的7位電阻串數(shù)字模擬轉換器15 和單位增益緩沖器(unity-gain buffer)之間，其中此單位增益緩沖器具有由3位線性數(shù)字模擬轉換器架構而成的運算放大器25。此7位電阻串數(shù)字模擬轉換器15使用10位碼中的7個最高有效位，以選擇2個相鄰電壓準位(VH和VL)，且此具有3位嵌入式數(shù)字模擬轉換器的單位增益緩沖器切割此7位數(shù)字模擬轉換器15的2個相鄰電壓輸出的電壓范圍至 8個電壓準位。3位譯碼器20使用此10位碼的3個最低有效位，以提供輸入至嵌入式數(shù)字模擬轉換器。根據(jù)康等人所述，10位數(shù)字模擬轉換器的整體尺寸僅為譯碼器基礎的8位電阻串數(shù)字模擬轉換器的60%。圖2，是轉載自康等人，其繪示運算放大器25的整體示意圖，運算放大器25在其輸入階段30中包含了 3位數(shù)字模擬轉換器和一些開關，用以減少偏移電壓。此運算放大器 25亦包含一輸出階段35。VH和VL是由7位電阻串數(shù)字模擬轉換器15 (圖1)中選出。圖 3中的表格繪示根據(jù)VH和VL的組合的輸出電壓VF與提供給3-to-8譯碼器20的3位數(shù)據(jù)信號。此輸出電壓范圍可介于VL和(VL+7VH)/8之間且平均地分成8個層級。因此，此輸出緩沖器做為3位線性的數(shù)字模擬轉換器。提供許多不同的開關來變更每個架構(frame)
430b晶體管對430d晶體管對432b晶體管對432d晶體管對440b邏輯區(qū)域440d邏輯區(qū)域
VL 相鄰電壓準位中的偏移電壓的極性。根據(jù)康等人所述，此項偏移消除技術十分適合用于空間光調節(jié)器驅動器IC，因為此空間光調節(jié)器裝置投射相同的影像二次，且此偏移可通過將偏移電壓的極性反相來予以暫時的平均。這些開關是以2種相位操作，其表示為圖2的相位1和相位2。 在相位1中，在實線內(nèi)的開關是開啟。在相位2，在虛線內(nèi)的開關是開啟。圖1-3所繪示的驅動器架構仍有許多缺陷。例如，當輸入范圍橫跨可能輸入的全部范圍時，此驅動器架構有明顯的均方根偏移。此外，在較高分辨率時，此嵌入式數(shù)字至類位轉換器呈線性惡化。在實施例中，此處描述一種改善的驅動器架構，用以分別地或一起解決這些缺陷。在本發(fā)明的特定實施例中，當可應用在液晶顯示器驅動器中時，可控制形成運算放大器緩沖器的正輸入端和負輸入端的金屬氧化物半導體(M0Q差動輸入對的偏壓條件， 借以減少運算放大器緩沖器中的均方根偏移。此方法將結合圖4至圖7進行解釋。圖4為傳統(tǒng)的運算放大器100的電路圖，此運算放大器100具有一輸入電路或階段105和一輸出電路或階段115。此運算放大器電路和其操作為此領域所熟知，此處不需再多加描述。此運算放大器在輸入階段105具有一個正輸入110(標為INP)和一個負輸入 120(標為INN)，且在輸出階段115具有一個輸出130。值得特別注意的是，輸入110和輸入120均包含由一個PMOS晶體管和一個NMOS晶體管所組成的晶體管差動輸入對。亦即， 輸入110具有PM0S/NM0S對P1/N1，此PM0S/NM0S對Pl/m具有耦合至INP節(jié)點的柵極，且輸入120具有PM0S/NM0S對P2/N2，此PM0S/NM0S對P2/N2具有耦合至INN節(jié)點的柵極。均方根偏移是定義為高電壓偏移(VHigh Offset)減掉低電壓偏移(Vlow Offset)。例如，如果目標高電壓是17V，且運算放大器提供17. 5V，則高電壓偏移為0. 5V。 將液晶顯示器驅動器中的偏移維持為一最小值以避免色彩失真是重要的。圖6是一曲線圖，其繪示在不同輸入電壓時，運算放大器的均方根偏移。圖6的曲線圖繪示目標規(guī)格，其容許電壓范圍的極端具有更多的均方根偏移。例如，低電壓，例如 OV至1. IV，可容許的均方根偏移，高于中間范圍電壓，例如始于約1. IV，可容許的均方根偏移。圖6亦繪示當未采用任何偏移補償時，圖4的運算放大器的均方根偏移。如圖6所示， 此電路的均方根偏移是低電壓，例如從約0. 8V至1. 5V，的輸出規(guī)格。請轉而參照圖5A至圖5C，其繪示一種均方根偏移補償?shù)男路椒?。如圖5A至圖5C 的每一圖所示，運算放大器有負輸入和正輸入。如以上所述，由于每一輸入包含一 NMOS/ PMOS對，因此正輸入和負輸入是均繪示為皆具有NMOS輸入和PMOS輸入。亦即，“η”代表給定輸入的NMOS晶體管的柵極端，而“P”代表給定輸入的PMOS晶體管的柵極端。在繪示例子中，假設電壓輸入范圍由OV至18V。因此，共模電壓Vcm是9V。此運算放大器的輸出是回饋至運算放大器的負輸入。此輸入電壓是耦合至運算放大器的正輸入。如以下的更詳細描述，通過選擇性的偏壓形成運算放大器輸入的NM0S/PM0S對的NMOS晶體管和PMOS晶體管，來提供自偏移補償。請轉而參照圖5Α，圖5Α繪示當輸入電壓是低，例如約OV至2V，時的偏壓條件。當輸入電壓是位于此低范圍中時，僅PMOS輸入晶體管耦合至其傳統(tǒng)輸入。亦即，此運算放大器負輸入的PMOS晶體管是耦合至運算放大器輸出，且此運算放大器正輸入的PMOS晶體管是耦合至輸入電壓。不像傳統(tǒng)的偏壓架構，例如圖4，其給定輸入的NM0S/PM0S晶體管總是一起偏壓，這些輸入的NMOS晶體管是以Vcm(例如9V)來予以偏壓。在傳統(tǒng)的偏壓架構下，其給定輸入的NM0S/PM0S晶體管對是一起偏壓，當輸入電壓接近差動輸入對臨界電壓 Vth(NMOS)，其中NMOS晶體管將關閉(或弱開啟)，此均方根偏移可為不在規(guī)格內(nèi)的。圖5A 的方法在輸入電壓的低范圍時，將差動輸入對的NMOS晶體管全“開啟”，否則若當這些NMOS 晶體管耦合至輸入電壓時，NMOS晶體管將關閉(或非常弱“開啟”)，如此這些NMOS晶體管可有助于抵消均方根偏移補償。請轉而參照圖5B，其繪示當輸入偏壓是從約2V至16V時，亦即那些未位于輸入電壓范圍的低端和高端的電壓，的偏壓架構。對于這些輸入電壓，運算放大器是以傳統(tǒng)方式加以偏壓。亦即，負輸入的NMOS晶體管和PMOS晶體管是皆耦合至運算放大器的輸出，且正輸入的NMOS晶體管和PMOS晶體管皆耦合至輸入電壓。請轉而參照圖5C，其繪示輸入電壓位于輸入電壓范圍，例如從約16V至18V，的高端時的偏壓架構。當輸入電壓位于此高范圍內(nèi)時，僅NMOS輸入晶體管是耦合至傳統(tǒng)輸入。 亦即，運算放大器負輸入的NMOS晶體管是耦合至運算放大器輸出，且運算放大器正輸入的 NMOS晶體管是耦合至輸入電壓。然而，輸入的PMOS晶體管是以Vcm(例如9V)加以偏壓。 圖5C的方法確保PMOS晶體管在輸入電壓范圍的高端時，處于全開狀態(tài)[否則在傳統(tǒng)架構中，晶體管為關閉狀態(tài)(或非常弱開啟狀態(tài))]，所以這些PMOS晶體管可有助于抵消均方根偏移補償。由結構的觀點來看，此改善僅需增加4個開關來容許運算放大器輸入端的NMOS晶體管和PMOS晶體管的分別偏壓，當然假設每一輸入只有一對晶體管差動輸入對。偏壓架構的結果可由圖6所示的模擬結果看出。如可由圖6得知，通過偏壓使用輸入電壓范圍的低端和高端的改善的偏壓結構的運算放大器輸入的晶體管，此均方根偏移是顯著地減少。特別是，對于所有在例示的輸入電壓范圍中的電壓，此均方根偏移是低于3mv。圖7是繪示一種偏壓運算放大器的輸入端的輸入晶體管，以減少均方根偏移的方法。在步驟200中，接收一數(shù)字輸入?？墒褂么藬?shù)字輸入來決定輸入電壓將位于輸入電壓范圍的高端、低端或介于中間。例如，在10位分辨率的驅動器(resolution driver)中，若此數(shù)字輸入是由0000000000至0001110000，則輸入電壓是位于輸入范圍的低端，而若數(shù)字輸入是由1110001111至1111111111，則輸入電壓是位于輸入電壓的高端。在步驟210中， 決定邏輯決定輸入電壓是否小于預訂低參考電壓值(例如，位于運算放大器輸入端的NMOS 晶體管的臨界電壓或附近)。舉例來說，對于一個高電壓裝置，若臨界電壓范圍是約1. 6V至 1.8V，此預定的低參考電壓范圍可設定為約2V。在此步驟不需要做一個模擬電壓比較。如以上所述，輸入電壓準位可由數(shù)字輸入碼(步驟200)決定，且可和一些數(shù)字臨界碼做比對 (在步驟210中的“IL”)。在數(shù)字電路中，可使用簡單比較器/減法器結構來做比較和計算。在步驟220中，若將輸入電壓決定為位于輸入電壓范圍的低端，則以傳統(tǒng)方式偏壓輸入的PMOS晶體管，且將NMOS晶體管連接至Vcm(圖5A)。在步驟230中，決定輸入電壓是否位于輸入電壓范圍的高端，特別是此電壓是否高于預訂高參考電壓的值(例如PMOS晶體管的VDD-Vth)，或VDD減掉一個略大于Vth (PMOS)的值，例如2V。若輸入電壓高于預定高參考電壓的值，則步驟MO中，以傳統(tǒng)方式偏壓運算放大器輸入的NMOS晶體管，且將PMOS晶體管連接至Vcm (圖5C)。在步驟250中，假設尚未決定此輸入電壓是低于預定低參考電壓或高于預定高參考電壓，則使用運算放大器的NM0S/PM0S晶體管的正常偏壓條件(圖5B)。 最后，在步驟沈0中，接收下一個數(shù)字輸入，并重新開始此程序。
如以上所述，將此數(shù)字模擬轉換器架構分割成2個數(shù)字模擬轉換器，可大幅減少驅動器架構的尺寸，其中一個做為傳統(tǒng)的電阻樹數(shù)字模擬轉換器，而另一個做為運算放大器緩沖器內(nèi)的嵌入式數(shù)字模擬轉換器，如圖1和圖2所示。然而，康等人的方法將嵌入式數(shù)字模擬轉換器中的所有輸入晶體管制作成相同尺寸。這樣會在輸入電壓中造成線性問題。圖8是繪示一種具有嵌入式3位數(shù)字模擬轉換器的運算放大器緩沖器300的替代實施例。此緩沖器300包含輸出電路310，此輸出電路310可為傳統(tǒng)設計，如圖4所示的輸出電路115。此運算放大器緩沖器300的正(+)輸入是繪示于圖3的左側，而此運算放大器緩沖器300的負㈠輸入端是繪示于圖3的右側。此正輸入包含8個NM0S/PM0S晶體管對，此8 對NM0S/PM0S晶體管對具有耦合至如結合圖2所描述的3位譯碼器20的模擬輸出信號Dtl 至D7的柵極端。如以上所述，根據(jù)3位譯碼器所接收的3位碼，每一輸出信號Dtl至D7是設定為VH或VL。同樣地，此負輸入包含8個NM0S/PM0S晶體管對，此8對NM0S/PM0S晶體管對具有耦合至運算放大器的輸出節(jié)點的柵極端。亦即，運算放大器的輸出是回饋至負輸入。 為了運算放大器匹配，正(+)輸入和負(_)輸入在數(shù)量上應該相同，以最小化偏移。所以當正(+)輸入具有8個差動輸入對，以將3位數(shù)字模擬轉換器嵌入時運算放大器，負(_)輸入亦應包含8個差動輸入對，以達到匹配的目的與減少偏移。值得特別注意的是，不同于圖2所繪示的運算放大器緩沖器，將正輸入和負輸入的NM0S/PM0S晶體管對分段成具有尺寸的數(shù)個子群組，校準這些尺寸以最小化運算放大器緩沖器300的微分非線性(DNL)與積分非線性(INL)。舉例來說，如圖8所示，將這些NMOS/ PMOS晶體管對分割成二個部分。亦即，這些NM0S/PM0S輸入晶體管對的第一群組的每一正輸入和負輸入是依第一尺寸參數(shù)(群組/部分A)來制造，而這些NM0S/PM0S晶體管對的第二群組的每一正輸入和負輸入是依第二尺寸參數(shù)(群組/部分B)來制作。若這些晶體管是分割為2個部分，則每一個輸入的4對NM0S/PM0S晶體管輸入對是依相同尺寸制造，且此輸入的其余4對NM0S/PM0S晶體管輸入對是依相同尺寸制造。若這些晶體管是分成4個部分，則將每一個輸入的此八對NM0S/PM0S晶體管對分割為4個尺寸群組的NM0S/PM0S晶體管對(每一群組2對)。在一實施例中，可依尺寸將這些晶體管分割為8個部分，每一群組一個晶體管對。當然，應該理解的是，若此嵌入式數(shù)字模擬轉換器為4位數(shù)字模擬轉換器， 則每一個輸入將會有16對NM0S/PM0S晶體管輸入對，其可依尺寸分割為2、4、8或16個部分。舉例來說，假設晶體管差動輸入對是分割為2個部分。有關于圖2的設計，其所有的差動輸入對有相同尺寸，在圖8的設計中，群組A中的晶體管將會有比圖2的單一尺寸晶體管較小的尺寸(例如約小3% )，而群組B中的晶體管將會有比圖2的單一尺寸晶體管較大的尺寸(例如約大3% )。在例示實施例中，在不同部分中的晶體管寬度可不相同?？档热说募軜?圖2)使用極性更改方法論，以改善效能，但是沒有明確地解決線性問題?？档热擞浭銎鋱D2的電路架構測量到的積分非線性和微分非線性是小于13個最低有效位(LSB)。LSB意味著“最低有效位”，且為非線性的測量單位。然而，這些線性數(shù)字是良好的，因為康等人僅測量，當此數(shù)字模擬轉換器運算放大器輸出范圍是未接近于接地電壓(例如0. IV左右)或接近于高電源供應電壓(例如VDD至0. IV)時的積分非線性與微分非線性。執(zhí)行模擬來展示使用圖2所示的設計，其所有輸入晶體管具有相同尺寸，嵌入式2位數(shù)字模擬轉換器架構的積分非線性與微分非線性在輸入范圍的較高端與較低端分別為0. 238最低有效位和0. 349最低有效位。當將較高位次序(order)數(shù)字模擬轉換器 (Embedding higher bit order DAC)嵌入康等人架構的運算放大器中，此非線性遞減。若此架構是應用于3位數(shù)字模擬轉換器架構中，最糟狀況下的微分非線性與積分非線性分別明顯增加至約0. 522最低有效位和1. 145最低有效位。此非線性的程度將顯著降低數(shù)字模擬轉換器的效能。相反地，模擬已顯示，分段的數(shù)字模擬轉換器架構可改善積分非線性，即使當數(shù)字模擬轉換器運算放大器輸出電壓是于接地的0. IV或VDD范圍內(nèi)。具有如圖8所示的3位嵌入式數(shù)字模擬轉換器的10位架構的設計，其具有僅0. 061最低有效位的積分非線性典型案例、和僅0. 365最低有效位的積分非線性最差案例，這樣代表改善了圖2設計的積分非線性最差案例的約68%。應理解的是，晶體管在不同晶體管部分中的最佳化尺寸，可通過計算、模擬、試誤法或這些技術的組合來決定。如以上討論，使用模擬來證實源自于尺寸技術而在線性上所獲得的改善。顯示改善的積分非線性的一種模擬的曲線圖繪示于圖9中。在圖9中的負號圖解出將群組A晶體管的尺寸制作的較小一些，以補償線性，而正號是圖解出將群組B晶體管的尺寸制作的較大一些，以補償線性。圖10是繪示在單一 8位架構中，合并用以偏移消除的選擇性偏壓技術(圖5A至圖5C)與改善的線性(圖8)的分段的尺寸架構。應理解的是，8位架構僅是繪示來供舉例說明的目的，且在此領域中具有通常知識者將可基于此處所提供的說明，來將此8位架構更改成10位或較高階層架構。如圖10所示，8位架構400有6位數(shù)字模擬轉換器410，此6位數(shù)字模擬轉換器410 具有耦合至2位譯碼器420的VH輸出和VL輸出。此數(shù)字模擬轉換器410是亦繪示為共模電壓Vcm的源極，雖然應理解的是，此并非是一個必要條件，且Vcm可由其它源極提供。傳統(tǒng)上，此譯碼器420接收一 8位輸入碼的2個最低有效位，并提供4個模擬輸出數(shù)據(jù)組件Dtl 至D4,且根據(jù)此輸入碼，模擬輸出數(shù)據(jù)組件Dtl至D4不是VH就是VL。此譯碼器420是亦繪示作為提供一或多個控制信號CNTL，其表示輸入電壓低于預定臨界電壓[例如Vth(NMOS)]、 高于預定臨界電壓[例如Vdd-Vth (PMOS)]或介于臨界電壓之間。此控制信號CNTL用以決定適當?shù)钠珘?，如上述結合圖5A、圖5B、圖5C和圖7所做的描述。此2位譯碼器420使用 8位數(shù)據(jù)信號IL和IH來提供信號CNTL。替代地，可提供一獨立的比較電路450，以產(chǎn)生控制信號CNTL，而不是在譯碼器中建立比較功能。為了簡化附圖，圖10未繪示運算放大器的輸出電路部分、或晶體管差動輸入對至此類區(qū)域的連結，但應理解的是，此類連結將可根據(jù)此處制造的運算放大器的其它圖例加以制造，如在圖4中所示的運算放大器。嵌入式2位數(shù)字模擬轉換器包含形成運算放大器的正(+)輸入的4個差動晶體管對430a至430d、和形成運算放大器的負(-)輸入的4個差動晶體管對43 至432d。如以上所述，形成負輸入的晶體管差動對432的柵極是耦合至回饋輸出V0UT，雖然在所例示的實施例中的晶體管是經(jīng)由邏輯450而耦合。邏輯450執(zhí)行以上所討論的功能，以選擇性地(i)在正常操作期間，將晶體管差動對432的NM0S/PM0S 晶體管一起偏壓至VOUT ;(ii)當輸入電壓低于低預定電壓，將PMOS晶體管偏壓至V0UT，且將NMOS晶體管偏壓至共模電壓Vcm;以及(iii)當輸入電壓高于高預定電壓，將NMOS晶體管偏壓至V0UT，且將PMOS晶體管偏壓至Vcm。此邏輯450區(qū)域可為簡單的切換電路，響應于一個或更多的控制信號CNTL，以選擇性的將VOUT或Vcm切換至晶體管差動輸入對432的 NMOS晶體管和PMOS晶體管的柵極。形成運算放大器的正(+)輸入的4對晶體管差動對430a至430d的晶體管是由對應的邏輯區(qū)域440a至440d加以偏壓。以輸入對的模擬輸出(即D。、D1、D2或D3,其根據(jù)給譯碼器420的2位輸入碼而為VH或VL)或在控制信號CNTL的控制狀態(tài)下的電壓Vcm，選擇性地偏壓晶體管差動對430的柵極。更特別的是，邏輯區(qū)域440執(zhí)行以上所討論的功能，以選擇性地(i)在正常操作期間，將給定的晶體管差動對430的NM0S/PM0S晶體管一起偏壓至Dx ； ( )當輸入電壓低于低預定電壓時，將PMOS晶體管偏壓至Dx，且將NMOS晶體管偏壓至共模電壓Vcm;以及(iii)當輸入電壓高于高預定電壓時，將NMOS晶體管偏壓至Dx，且將 PMOS晶體管偏壓至Vcm。每一邏輯區(qū)域440可做為響應至一個或更多的控制信號CNTL的一簡單切換電路，以選擇性將Dx或VCOM切換至各個輸入的晶體管差動對430的NMOS晶體管和PMOS晶體管的柵極。此偏置架構有助于減少均方根偏移。亦如圖10所示，此架構采用以上討論的分段原則來改善運算放大器的線性。舉例來說，輸入對430和輸入對432可依尺寸切割為2個或更多部分。例如，晶體管對430a、 430b、43h和432b可有尺寸A的晶體管(例如具有第一寛度的晶體管)，而晶體管對430c、 430d、432c和432d可有尺寸B的晶體管(具有不同于第一寬度的第二寬度的晶體管)。雖然本發(fā)明已以例示實施例的方式加以描述，然其并未受限于此。更確切的說，所附權利要求書應予以廣泛的解釋，以包含熟悉此技藝者在不脫離本發(fā)明的均等物的范圍與范疇下所做的本發(fā)明的其它變形與實施例。
權利要求
1.一種驅動器，其特征在于，包含一數(shù)字模擬轉換器，具有一數(shù)字輸入和一模擬輸出，其中該數(shù)字輸入代表介于一第一模擬電壓準位和一第二模擬電壓準位之間的一輸入電壓；一運算放大器，具有一輸出、一第一輸入與一第二輸入，該第一輸入具有一第一晶體管差動輸入對，該第一晶體管差動輸入對包含一第一 NMOS晶體管和一第一 PMOS晶體管，而該第二輸入具有一第二晶體管差動輸入對，該第二晶體管差動輸入對包含一第二 NMOS晶體管和一第二 PMOS晶體管；一開關邏輯，用以減少該運算放大器中的偏移，可操作該開關邏輯以選擇性地 將該第一 NMOS晶體管與該第一 PMOS晶體管耦合至該數(shù)字模擬轉換器的該模擬輸出， 以及將該第二 NMOS晶體管與該第二 PMOS晶體管耦合至該運算放大器的該輸出，當該輸入電壓介于一低參考電壓和一高參考電壓之間時；將該第一 NMOS晶體管和該第二 NMOS晶體管耦合至一中介電壓，該中介電壓介于該低參考電壓與該高參考電壓之間，以及將該第一 PMOS晶體管耦合至該數(shù)字模擬轉換器的該模擬輸出，并將該第二 PMOS晶體管耦合至該運算放大器的該輸出，當輸入電壓低于該低參考電壓時；以及將該第一 PMOS晶體管與該第二 PMOS晶體管耦合至該中介電壓，以及將該第一 NMOS晶體管耦合至該數(shù)字模擬轉換器的該模擬輸出，并將該第二 NMOS晶體管耦合至該運算放大器的該輸出，當該輸入電壓高于該高參考電壓時；該低參考電壓等于該第一 NMOS晶體管和該第二 NMOS晶體管的臨界電壓，而該高參考電壓等于該第二模擬電壓準位與該第一 PMOS晶體管和該第二 PMOS晶體管的臨界電壓之間的差異；該中介電壓是足夠用來完全開啟該第一與第二 NMOS晶體管和第一與第二 PMOS晶體管；以及該中介電壓介于該第一模擬電壓準位與該第二模擬電壓準位之間的一共模電壓。
2.一種運算放大器緩沖器，其特征在于，具有一嵌入式數(shù)字模擬轉換器，且該運算放大器緩沖器包含一譯碼器，具有多個輸入用以接收一第一電壓與一第二電壓和一 η位輸入碼，該譯碼器具有2η個輸出，根據(jù)該η位輸入碼，該譯碼器的每一該些輸出是分別地設定為該第一電壓或該第二電壓；一第一運算放大器輸入，耦合至該譯碼器，該第一運算放大器輸入包含一第一晶體管差動輸入對群組，該第一晶體管差動輸入對群組中的多個晶體管差動輸入對的每一者是耦合至該譯碼器的該些輸出中的各自的一者；一第二運算放大器輸入，該第二運算放大器輸入是耦合至一運算放大器的一輸出，該第二運算放大器輸入包含一第二晶體管差動輸入對群組，該第二晶體管差動輸入對群組中的多個晶體管差動輸入對的每一者是耦合至該運算放大器的該輸出；其中該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組均包含至少一第一晶體管差動輸入對子群組和一第二晶體管差動輸入對子群組，該第一晶體管差動輸入對子群組包含根據(jù)一第一尺寸參數(shù)制造的至少一晶體管差動輸入對，而該第二晶體管差動輸入對子群組包含根據(jù)一第二尺寸參數(shù)制造的至少一晶體管差動輸入對，該第二尺寸參數(shù)不同于該第一尺寸參數(shù)；以及一輸出電路，具有多個輸入與一輸出，該輸出電路的該些輸入耦合至該第一晶體管差動輸入對群組與第二晶體管差動輸入對群組，而該輸出電路的該輸出對應至該運算放大器的該輸出。
3.根據(jù)權利要求2所述的運算放大器緩沖器，其特征在于，該第一尺寸參數(shù)和該第二尺寸參數(shù)是被校準，以補償該運算放大器的操作中的非線性。
4.根據(jù)權利要求2所述的運算放大器緩沖器，其特征在于，該第一尺寸參數(shù)和該第二尺寸參數(shù)對應于多個晶體管寛度，且第二尺寸參數(shù)大于該第一尺寸參數(shù)。
5.根據(jù)權利要求2所述的運算放大器緩沖器，其特征在于，該至少一第一晶體管差動輸入對子群組和該第二晶體管差動輸入對子群組包含三或更多子群組，且均具有不相同的一尺寸參數(shù)，該尺寸參數(shù)被校準來補償該運算放大器的操作中的非線性。
6.根據(jù)權利要求2所述的運算放大器緩沖器，其特征在于，該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的每一該些晶體管差動輸入對包含一 NMOS晶體管和一 PMOS晶體管，該運算放大器進一步包含一開關邏輯，用來減少該運算放大器的偏移，該開關邏輯是耦合于該譯碼器的該些輸出和該第一運算放大器輸入之間，以及于該運算放大器的該輸出和該第二運算放大器輸入之間，可操作該開關邏輯以選擇性地將該第一晶體管差動輸入對群組的該些晶體管差動輸入對的該些NMOS晶體管和該些 PMOS晶體管耦合至該譯碼器的該些輸出，以及將該第二晶體管差動輸入對群組的該些晶體管差動輸入對的該些NMOS晶體管和該些PMOS晶體管耦合至該運算放大器輸出，當一目標輸出電壓介于一低參考電壓和一高參考電壓之間時；將該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些NMOS晶體管皆耦合至一中介電壓，該中介電壓是介于該低參考電壓與該高參考電壓間，將該第一晶體管差動輸入對群組的該些PMOS晶體管耦合至該譯碼器的該些輸出，以及將該第二晶體管差動輸入對群組的該些PMOS晶體管耦合至該運算放大器輸出，當該目標電壓低于該低參考電壓時；以及將該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些PMOS晶體管皆耦合至該中介電壓，將該第一晶體管差動輸入對群組的該些NMOS晶體管耦合至該譯碼器的該些輸出，以及將該第二晶體管差動輸入對群組的該些NMOS晶體管耦合至該運算放大器的該輸出，當該目標電壓高于該高參考電壓時。該低參考電壓等于該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些NMOS晶體管的臨界電壓，而該高參考電壓等于該譯碼器的一最高輸出電壓準位與該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些PMOS晶體管的臨界電壓的差值；該中介電壓足夠來完全地開啟該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些NMOS晶體管和該些PMOS晶體管；以及該中介電壓是一共模電壓，該共模電壓介于該譯碼器的該最高輸出電壓準位與該譯碼器的一最低電壓輸出準位之間。
7.—種η位驅動器系統(tǒng)，其特征在于，響應于代表一目標電壓的一 η位輸入碼，該η位輸入碼具有Χ個最高有效位與y個最低有效位，其中11>1^>0，7>0且1加7等于11， 該η位驅動器系統(tǒng)包含一第一數(shù)字模擬轉換器，響應于一輸入碼，該輸入碼包含該χ個最高有效位，以提供一第一數(shù)字模擬轉換器輸出電壓與一第二數(shù)字模擬轉換器輸出電壓； 一第二數(shù)字模擬轉換器，該第二數(shù)字模擬轉換器包含一 y位譯碼器，該y位譯碼器接收一輸入碼并提供I1個輸出，該輸入碼包含該y個最低有效位、該第一數(shù)字模擬轉換器輸出電壓和該第二數(shù)字模擬轉換器輸出電壓，根據(jù)傳給該y 位譯碼器的該輸入碼，將每一該些輸出分別設定為該第一輸出電壓或該第二輸出電壓；一運算放大器，具有一正輸入端、一負輸入端與一運算放大器輸出，該正輸入端包含對應至該y位譯碼器的該些輸出的一第一晶體管差動輸入對群組，該負輸入端包含一第二晶體管差動輸入對群組，每一該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組包含2y個晶體管差動輸入對，每一該些晶體管差動輸入對包含一 NMOS晶體管和一 PMOS晶體管，該運算放大器還包含一輸出電路，該輸出電路耦合至該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組，且具有一輸出對應至該運算放大器輸出；以及一偏壓組件，用以偏壓該運算放大器的該正輸入端與該負輸入端，以減少該運算放大器中的偏移，該偏壓組件當該目標電壓介于一低參考電壓和一高參考電壓之間時，將該第一晶體管差動輸入對群組的該些NMOS晶體管與該些PMOS晶體管耦合至該譯碼器的該些輸出，并將該第二晶體管差動輸入對群組的該些NMOS晶體管與該些PMOS晶體管耦合至該運算放大器輸出；當該目標電壓低于該低參考電壓時，開啟該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些NMOS晶體管，并將該第一晶體管差動輸入對群組的該些PMOS晶體管耦合至該譯碼器的該些輸出，且將該第二晶體管差動輸入對群組的該些PMOS晶體管耦合至該運算放大器輸出；以及當該目標電壓高于該高參考電壓時，開啟該第一晶體管差動輸入對群組和該第二晶體管差動輸入對群組的該些PMOS晶體管，并將該第一晶體管差動輸入對群組的該些NMOS晶體管耦合至該譯碼器的該些輸出，且將該第二晶體管差動輸入對群組的該些NMOS晶體管耦合至該運算放大器輸出。
8.根據(jù)權利要求7所述的η位驅動器系統(tǒng)，其特征在于，該第一晶體管差動輸入對群組與該第二晶體管差動輸入對群組均包含至少一第一晶體管差動輸入對子群組和一第二晶體管差動輸入對子群組，該第一晶體管差動輸入對子群組包含根據(jù)一第一尺寸參數(shù)制造的至少一晶體管差動輸入對，而該第二晶體管差動輸入對子群組包含根據(jù)一第二尺寸參數(shù)制造的至少一晶體管差動輸入對，該第二尺寸參數(shù)不同于該第一尺寸參數(shù)。
9.根據(jù)權利要求8所述的η位驅動器系統(tǒng)，其特征在于，該第一尺寸參數(shù)與該第二尺寸參數(shù)對應于多個晶體管寬度，且該第二尺寸參數(shù)大于該第一尺寸參數(shù)。
10.根據(jù)權利要求8所述的η位驅動器系統(tǒng)，其特征在于，該驅動器系統(tǒng)是一10位驅動器系統(tǒng)，且χ是7，而y是3。
全文摘要
本發(fā)明揭露了一種驅動器、n位驅動器系統(tǒng)與運算放大器緩沖器。驅動器利用運算放大器的終端的選擇性偏壓，來減少運算放大器輸出的偏移。每一運算放大器輸入包含晶體管差動輸入對，此晶體管差動輸入對包含一NMOS晶體管和一PMOS晶體管。在輸入電壓范圍的低端和高端處，這些晶體管是選擇性的或分別的耦合至一標準輸入或將啟動的偏壓，以有助于抵消偏差補償(offset compensation)。對于介于電壓范圍低端和高端間的輸入電壓，這些晶體管是以傳統(tǒng)方式加以偏壓。
文檔編號G09G3/36GK102243837SQ20111012574
公開日2011年11月16日 申請日期2011年5月12日 優(yōu)先權日2010年5月14日
發(fā)明者周文昇, 張清河, 彭永州, 陳萬得 申請人:臺灣積體電路制造股份有限公司