專利名稱：移位寄存器單元、移位寄存器電路、陣列基板及顯示器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及顯示裝置制造領(lǐng)域，尤其涉及移位寄存器單元、移位寄存器電路、陣列基板及顯示器件。
背景技術(shù)：
隨著顯示技術(shù)的不斷發(fā)展，近些年的顯示器發(fā)展逐漸呈現(xiàn)出了高集成度，低成本的發(fā)展趨勢。其中一項非常重要的技術(shù)就是GOA(Gate Driver on Array,陣列基板行驅(qū)動)技術(shù)的量產(chǎn)化的實現(xiàn)。利用GOA技術(shù)將TFT (Thin Film Transistor，薄膜場效應(yīng)晶體管)柵極開關(guān)電路集成在顯示面板的陣列基板上以形成對顯示面板的掃描驅(qū)動，從而可以省掉柵極驅(qū)動集成電路部分，其不僅可以從材料成本和制作工藝兩方面降低產(chǎn)品成本，而且顯示面板可以做到兩邊對稱和窄邊框的美觀設(shè)計。同時由于可以省去Gate方向邦定Bonding 的工藝，對產(chǎn)能和良率提升也較有利。這種利用GOA技術(shù)集成在陣列基板上的柵極開關(guān)電路也稱為GOA電路或移位寄存器電路。由于GOA電路具有上述的優(yōu)點，目前的有機發(fā)光二級管OLED顯示器已越來越多地利用GOA電路作為像素電路陣列TFT的柵極的行選通控制信號。對于OLED顯示器而言，由于OLED為電流驅(qū)動器件，通過控制流入OLED器件的電流通路即可以控制OLED器件的發(fā)光。為了對OLED的驅(qū)動電流進行精確的控制，通常會在像素電路的基礎(chǔ)上增加一個驅(qū)動TFT，用于對OLED器件的電流進行精確控制。這樣一種電路的不足之處在于，當GOA電路驅(qū)動像素電路的瞬間還會向OLED器件輸入驅(qū)動電流，這將導(dǎo)致在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍，從而影響產(chǎn)品的質(zhì)量。

發(fā)明內(nèi)容
本發(fā)明的實施例提供一種移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，可以避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍。為達到上述目的，本發(fā)明的實施例采用如下技術(shù)方案本發(fā)明實施例的一方面，提供一種移位寄存器單元，包括一第一上拉單元，所述第一上拉單元與高電平端、第一時鐘信號端和控制節(jié)點A相連?！谝幌吕瓎呜?所述第一下拉單兀與低電平端、第二時鐘信號端、輸入信號端、所述上拉單元、第一輸出端和所述控制節(jié)點A相連。一下拉開關(guān)單元，所述下拉開關(guān)單元與所述高電平端、所述低電平端、所述第一時鐘信號端、所述第二時鐘信號端和控制節(jié)點B相連。一第二下拉單元，所述第二下拉單元與所述低電平端、所述控制節(jié)點B和所述第
二輸出端相連。一第二上拉單元，所述第二上拉單元與所述高電平端、所述控制節(jié)點A和所述第二輸出端相連。其中，所述第一上拉單元用于在所述第一時鐘信號端輸入低電平時拉高所述控制節(jié)點A的電平；所述第一下拉單元用于在所述第二時鐘信號端和所述輸入信號端均輸入低電平時拉低所述控制節(jié)點A的電平；所述下拉開關(guān)單元用于在所述第一時鐘信號端輸入低電平時拉低所述控制節(jié)點B的電平，在所述第二時鐘信號端輸入低電平時拉高所述控制節(jié)點B的電平；所述第二上拉單元用于在所述控制節(jié)點A為低電平時拉高所述第二輸出端輸出的電平，輸出驅(qū)動信號；所述第二下拉單元用于在所述控制節(jié)點B為低電平時拉低所述第二輸出端輸出的電平，復(fù)位驅(qū)動信號。所述第一上拉單元包括一第一上拉模塊，所述第一上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點C相連。 一第二上拉模塊，所述第二上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點D相連。一第三上拉模塊，所述第三上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點A相連。相應(yīng)的，所述第一下拉單元包括一第一下拉模塊，所述第一下拉模塊與所述輸入信號端和所述控制節(jié)點C相連。一第二下拉模塊，所述第二下拉模塊與所述第二時鐘信號、所述控制節(jié)點C和所述控制節(jié)點D相連。一第三下拉模塊，所述第三下拉模塊與所述低電平端、所述控制節(jié)點D和所述控制節(jié)點A相連。其中，所述第一輸出端與所述控制節(jié)點D相連。所述第一上拉模塊包括一第一晶體管，所述第一晶體管的柵極連接所述第一時鐘信號端，所述第一晶體管的源極連接所述高電平端，所述第一晶體管的漏極連接所述控制節(jié)點C。所述第二上拉模塊包括一第二晶體管，所述第二晶體管的柵極連接所述第一時鐘信號端，所述第二晶體管的源極連接所述高電平端，所述第二晶體管的漏極連接所述控制節(jié)點D。所述第三上拉模塊包括一第三晶體管，所述第三晶體管的柵極連接所述第一時鐘信號端，所述第三晶體管的源極連接所述高電平端，所述第三晶體管的漏極連接所述控制節(jié)點A。所述第一下拉模塊包括一第四晶體管，所述第四晶體管的柵極和源極連接所述輸入信號端，所述第四晶體管的漏極連接所述控制節(jié)點C。所述第二下拉模塊包括一第五晶體管和一第一電容，所述第五晶體管的柵極連接所述控制節(jié)點C，所述第五晶體管的源極連接所述第二時鐘信號端，所述第五晶體管的漏極連接所述控制節(jié)點D ;所述第一電容的兩極分別連接所述第五晶體管的柵極和漏極。所述第三下拉模塊包括一第六晶體管和一第二電容，所述第六晶體管的柵極連接所述控制節(jié)點D，所述第六晶體管的源極連接所述低電平端，所述第六晶體管的漏極連接所述控制節(jié)點A ;所述第二電容的兩極分別連接所述第六晶體管的源極和漏極。
所述下拉開關(guān)單元包括一第七晶體管和一第八晶體管，所述第七晶體管的柵極連接所述第一時鐘信號端，所述第七晶體管的源極連接所述低電平端，所述第七晶體管的漏極連接所述控制節(jié)點B ;所述第八晶體管的柵極連接所述第二時鐘信號端，所述第八晶體管的源極連接所述高電平端，所述第八晶體管的漏極連接所述控制節(jié)點B。所述第二下拉單元包括一第九晶體管和一第三電容，所述第九晶體管的柵極連接所述控制節(jié)點B，所述第九晶體管的源極連接所述低電平端，所述第九晶體管的漏極連接所述第二輸出端；所述第三電容的兩極分別連接所述第九晶體管的源極和漏極。所述第二上拉單元包括一第十晶體管和一第四電容，所述第十晶體管的柵極連接所述控制節(jié)點A，所述第十晶體管的源極連接所述高電平端，所述第十晶體管的漏極連接所述第二輸出端；所述第四電容的兩極分別連接所述第十晶體管的漏極和所述第八晶體管的漏極。本發(fā)明實施的另一方面，提供一種移位寄存器電路，包括串聯(lián)的多個如上所述的移位寄存器單元。 除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單兀之前的一個相鄰移位寄存器單兀第一輸出端輸出的信號。所述移位寄存器電路包括第一移位寄存器單元組和第二移位寄存器單元組，每組所述移位寄存器單元組包括串聯(lián)的多個所述的移位寄存器單元。每組移位寄存器單元組中，除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單元之前的一個相鄰移位寄存器單元第一輸出端輸出的信號。輸入所述第一移位寄存器單元組的時鐘信號包括第一時鐘信號和第二時鐘信號。輸入所述第二移位寄存器單元組的時鐘信號包括第三時鐘信號和第四時鐘信號。所述第一時鐘信號和所述第三時鐘信號相差半個時鐘周期。所述第二時鐘信號和所述第四時鐘信號相差半個時鐘周期。本發(fā)明實施例的另一方面，提供一種陣列基板，在所述陣列基板上形成有如上所述的移位寄存器電路。本發(fā)明實施例的又一方面，提供一種顯示器件，包括有機發(fā)光二級管OLED顯示裝置，用于顯示圖像。移位寄存器電路，用于驅(qū)動所述OLED顯示裝置。所述移位寄存器電路為如上所述的移位寄存器電路。本發(fā)明的實施例提供一種移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，其中，移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT，與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提聞OLED顯不器件的廣品質(zhì)量。


為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖I為本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；圖2為本發(fā)明實施例提供的另一移位寄存器單元的結(jié)構(gòu)示意圖；圖3為本發(fā)明實施例提供的一種移位寄存器單元的電路連接結(jié)構(gòu)示意圖；圖4為本發(fā)明實施例提供的一種移位寄存器單元的時鐘信號時序狀態(tài)示意圖；圖5為本發(fā)明實施例提供的一種移位寄存器電路的結(jié)構(gòu)不意圖； 圖6為本發(fā)明實施例提供的另一移位寄存器電路的結(jié)構(gòu)示意圖；圖7為本發(fā)明實施例提供的另一移位寄存器單元的時鐘信號時序狀態(tài)示意圖。
具體實施例方式下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件，由于這里采用的晶體管的源極、漏極是對稱的，所以其源極、漏極是沒有區(qū)別的。在本發(fā)明實施例中，為區(qū)分晶體管除柵極之外的兩極，將其中一極稱為源極，另一極稱為漏極。按附圖中的形態(tài)規(guī)定晶體管的中間端為柵極、信號輸入端為源極、信號輸出端為漏極。此外本發(fā)明實施例所采用的晶體管均為P型晶體管，即在柵極為低電平時導(dǎo)通。本發(fā)明實施例提供的移位寄存器的結(jié)構(gòu)如圖I所示，包括一第一上拉單兀I,第一上拉單兀I與高電平端VGH、第一時鐘信號端CLKl和控制節(jié)點A相連。一第一下拉單兀2,第一下拉單兀2與低電平端VGL、第二時鐘信號端CLK2、輸入信號端INPUT、上拉單元I、第一輸出端EMl和控制節(jié)點A相連。一下拉開關(guān)單元3，下拉開關(guān)單元3與高電平端VGH、低電平端VGL、第一時鐘信號端CLKl、第二時鐘信號端CLK2和控制節(jié)點B相連。一第二下拉單元4，第二下拉單元4與低電平端VGL、控制節(jié)點B和第二輸出端EM2相連。一第二上拉單元5，第二上拉單元5與高電平端VGH、控制節(jié)點A和第二輸出端EM2相連。其中，第一上拉單元I用于在第一時鐘信號端CLKl輸入低電平時拉高控制節(jié)點A的電平；第一下拉單兀2用于在第二時鐘信號端CLK2和輸入信號端INPUT均輸入低電平時拉低控制節(jié)點A的電平；下拉開關(guān)單元3用于在第一時鐘信號端CLKl輸入低電平時拉低控制節(jié)點B的電平，在第二時鐘信號端CLK2輸入低電平時拉高控制節(jié)點B的電平；第二上拉單兀5用于在控制節(jié)點A為低電平時拉高第二輸出端EM2輸出的電平，輸出驅(qū)動信號；第二下拉單元4用于在控制節(jié)點B為低電平時拉低第二輸出端EM2輸出的電平，復(fù)位驅(qū)動信號。本發(fā)明實施例所提供的移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT，與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提高OLED顯示器件的產(chǎn)品質(zhì)量。進一步的，如圖2所示，在本發(fā)明實施例提供的移位寄存器中，第一上拉單元I還可以包括一第一上拉模塊11，第一上拉模塊11與高電平端VGH、第一時鐘信號端CLKl和控制節(jié)點C相連。一第二上拉模塊12，第二上拉模塊12與高電平端VGH、第一時鐘信號端CLKl和控制節(jié)點D相連。
一第三上拉模塊13，第三上拉模塊13與高電平端VGH、第一時鐘信號端CLKl和控制節(jié)點A相連。相應(yīng)的，第一下拉單元2包括—第一下拉模塊21,第一下拉模塊21與輸入信號端INPUT和控制節(jié)點C相連。一第二下拉模塊22，第二下拉模塊22與第二時鐘信號CLK2、控制節(jié)點C和控制節(jié)點D相連。一第三下拉模塊23，第三下拉模塊23與低電平端VGL、控制節(jié)點D和控制節(jié)點A相連。其中，第一輸出端EMl與控制節(jié)點D相連。第一上拉模塊11和第一下拉模塊21決定了控制節(jié)點C的電平高低，進而可以控制第二下拉模塊22的開關(guān)狀態(tài)；該第二下拉模塊22又與第二上拉模塊12共同決定了控制節(jié)點D的電平，從而控制第三下拉模塊23的開關(guān)狀態(tài)；第三下拉模塊23與第三上拉模塊13決定控制節(jié)點A的電平。第一輸出端EMl用于向下一級移位寄存器提供INPUT輸入信號。更進一步的，如圖3所示，第一上拉模塊11可以包括一第一晶體管Tl，第一晶體管Tl的柵極連接第一時鐘信號端CLK1，第一晶體管Tl的源極連接高電平端VGH，第一晶體管Tl的漏極連接控制節(jié)點C。第二上拉模塊12可以包括一第二晶體管T2，第二晶體管T2的柵極連接第一時鐘信號端CLK1，第二晶體管T2的源極連接高電平端VGH，第二晶體管T2的漏極連接控制節(jié)點D。第三上拉模塊13可以包括一第三晶體管T3，第三晶體管T3的柵極連接第一時鐘信號端CLKl，第三晶體管T3的源極連接高電平端VGH，第三晶體管T3的漏極連接控制節(jié)點A。第一下拉模塊21可以包括一第四晶體管T4，第四晶體管T4的柵極和源極連接輸入信號端INPUT，第四晶體管T4的漏極連接控制節(jié)點C。第二下拉模塊22可以包括一第五晶體管T5和一第一電容Cl，第五晶體管T5的柵極連接控制節(jié)點C，第五晶體管T5的源極連接第二時鐘信號端CLK2，第五晶體管T5的漏極連接控制節(jié)點D ;第一電容Cl的兩極分別連接第五晶體管T5的柵極和漏極。第三下拉模塊23可以包括一第六晶體管T6和一第二電容C2,第六晶體管T6的柵極連接控制節(jié)點D，第六晶體管T6的源極連接低電平端VGL，第六晶體管T6的漏極連接控制節(jié)點A ;第二電容C2的兩極分別連接第六晶體管T6的源極和漏極。(C2的一端和T6的源極均連接于低電平端。)下拉開關(guān)單元3可以包括一第七晶體管T7和一第八晶體管T8，第七晶體管T7的柵極連接第一時鐘信號端CLKl，第七晶體管T7的源極連接低電平端VGL，第七晶體管T7的漏極連接控制節(jié)點B ;第八晶體管T8的柵極連接第二時鐘信號端CLK2，第八晶體管T8的源極連接高電平端VGH，第八晶體管T8的漏極連接控制節(jié)點B。第二下拉單元4可以包括一第九晶體管T9和一第三電容C3，第九晶體管T9的柵極連接控制節(jié)點B，第九晶體管T9的源極連接低電平端VGL，第九晶體管T9的漏極連接第二輸出端EM2 ;第三電容C3的兩極分別連接第九晶體管T9的源極和漏極。第二上拉單元5可以包括一第十晶體管TlO和一第四電容C4，第十晶體管TlO的柵極連接控制節(jié)點A，第十晶體管TlO的源極連接高電平端VGH，第十晶體管TlO的漏極連接第二輸出端EM2 ;第四電容C4的兩極分別連接第十晶體管TlO的漏極和第八晶體管T8 的漏極。本發(fā)明實施例所提供的移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT，與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提高OLED顯示器件的產(chǎn)品質(zhì)量。以下結(jié)合圖4所示的時序狀態(tài)圖，對本發(fā)明實施例圖3所示的移位寄存器單元的工作狀態(tài)進行詳細描述。tl階段第一時鐘信號CLKl為高電平，INPUT信號(這里輸入信號以幀起始信號STV為例)和第二時鐘信號CLK2均為低電平。此時，晶體管T4導(dǎo)通，控制節(jié)點C被拉低，晶體管T5導(dǎo)通。與此同時，由于第一時鐘信號CLKl為高電平，晶體管Tl、T2、T3均關(guān)閉。因此，由于晶體管T6導(dǎo)通，第二時鐘信號CLK2為低電平，此時控制節(jié)點D的電位為低電平，第一輸出端EM I為低電平。同時由于晶體管T6導(dǎo)通，控制節(jié)點A的電平為低電平VGLJhe0體管TlO導(dǎo)通，第二輸出端EM2相應(yīng)為高電平VGH。同時由于第一時鐘信號CLKl為高電平，晶體管17、T9關(guān)閉，從而確保了第二輸出端EM2的輸入不受晶體管17、T9的影響。此時第二輸出端EM2為高電平，完成OLED器件驅(qū)動電流的輸入。t2階段=INPUT信號和第二時鐘信號CLK2均為高電平，第一時鐘信號CLKl為低電平。此時，晶體管T4關(guān)閉，同時由于第一時鐘信號CLKl為低電平，晶體管Tl、T2、T3均導(dǎo)通，則控制節(jié)點D的電平被拉高為高電平，從而使得晶體管T6關(guān)閉，第一輸出端EMl為高電平。由于晶體管T3導(dǎo)通，則控制節(jié)點A的電平為高電平，晶體管TlO關(guān)閉。同時由于此時第一時鐘信號CLKl為低電平，第二時鐘信號CLK2為高電平，則晶體管T7導(dǎo)通，T8關(guān)閉，控制節(jié)點B的電平為低電平，則晶體管T9導(dǎo)通，此時第二輸出端EM2輸出為低電平，完成輸入的復(fù)位。本發(fā)明實施例也可以所采用N型晶體管實現(xiàn)，通過調(diào)整輸入的信號時序即可。本發(fā)明實施例提供的移位寄存器電路，如圖5所示，包括串聯(lián)的多個移位寄存器單元。除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單兀之前的一個相鄰移位寄存器單兀第一輸出端輸出的信號。具體的，如圖5所示移位寄存器電路，包括若干個串聯(lián)的移位寄存器單元，其中移位寄存器單元SI的第一輸出端EM1_1連接移位寄存器單元S2的輸入端INPUT2，第二輸出端EM2_1連接一個驅(qū)動TFT的柵極，該驅(qū)動TFT用于精確控制一行OLED器件的驅(qū)動電流；移位寄存器單元S2的輸出端第一輸出端EM1_2連接移位寄存器單元S3的輸入端INPUT3，第二輸出端EM2_2連接另一個驅(qū)動TFT的柵極，該驅(qū)動TFT用于精確控制另一行OLED器件的驅(qū)動電流；其他的移位寄存器單元依照此方法鏈接，每個移位寄存器單元都有一個第一時鐘信號端CLKl和一個第二時鐘信號端CLK2，其中第一時鐘信號CLKl連接系統(tǒng)時鐘信號CL0CLK1、第二時鐘信號CLK2連接系統(tǒng)時鐘信號CL0CLK2。其中，系統(tǒng)時鐘信號CL0CLK1、CL0CLK2和CL0CLK3的低電平占空比均為I : 2，且CL0CLK1的低電平信號結(jié)束后CL0CLK2的低電平信號開始，CL0CLK2的低電平信號結(jié)束后CL0CLK1的下一個低電平時鐘信號開始，以后如此循環(huán)。在本實施例中，第一個移位寄存器單元為移位寄存器單元SI，則移位寄存器單元SI的輸入信號INPUTl為一個激活脈沖信號，可選的如幀起始信號STV，此時STV的低電平信號與系統(tǒng)時鐘信號CL0CLK1同時開始且同時結(jié)束。 其中，本發(fā)明實施例所提供的移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT，與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提高OLED顯示器件的產(chǎn)品質(zhì)量。進一步的，如圖6所示，移位寄存器電路包括第一移位寄存器單元組和第二移位寄存器單元組，每組移位寄存器單元組包括串聯(lián)的多個移位寄存器單元。每組移位寄存器單元組中，除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單元之前的一個相鄰移位寄存器單元第一輸出端輸出的信號。具體的，在如圖6所示的移位寄存器電路中，移位寄存器單元SI、S3、S5…為第一移位寄存器單元組，移位寄存器單元S2、S4、S6…為第二移位寄存器單元組。每組移位寄存器單元組的連接方式可以參照圖5所示。其中，輸入第一移位寄存器單元組的時鐘信號可以包括第一時鐘信號和第二時鐘信號。輸入第二移位寄存器單兀組的時鐘信號可以包括第三時鐘信號和第四時鐘信號。具體的，本發(fā)明實施例提供的移位寄存器電路的時序狀態(tài)可以如圖7所不。其中，第一時鐘信號CLKl和第三時鐘信號CLK3相差半個時鐘周期，第二時鐘信號CLK2和第四時鐘信號CLK4相差半個時鐘周期。采用這樣一種時序的控制信號可以有效地將每一級移位寄存器電路分隔出時隙，從而避免了移位寄存器電路之間電流的干擾。此外，本發(fā)明實施例提供了一種陣列基板，在該陣列基板上形成有移位寄存器電路；且移位寄存器電路為上述的移位寄存器電路。采用這樣一種陣列基板，其中，移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT,與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提高OLED顯示器件的產(chǎn)品質(zhì)量。本發(fā)明實施例還提供了一種顯示器件，比如可以為顯示面板，包括 有機發(fā)光二級管OLED顯示裝置，用于顯示圖像。移位寄存器電路，用于驅(qū)動該OLED顯示裝置。該移位寄存器電路可以為如上所述的移位寄存器電路。本發(fā)明的實施例提供的顯示器件包括移位寄存器電路，其中，移位寄存器單元用于控制驅(qū)動OLED器件的驅(qū)動TFT，與現(xiàn)有的用于控制像素電路的移位寄存器單元配合工 作，當用于控制像素電路的移位寄存器單元向像素電路寫入數(shù)據(jù)時，控制驅(qū)動TFT以關(guān)閉OLED器件的驅(qū)動電流，當寫入數(shù)據(jù)完成時再控制驅(qū)動TFT以打開OLED器件。這樣一來，可以有效避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍的問題，提高OLED顯示器件的產(chǎn)品質(zhì)量。以上所述，僅為本發(fā)明的具體實施方式
，但本發(fā)明的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護范圍之內(nèi)。因此，本發(fā)明的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準。
權(quán)利要求
1.一種移位寄存器單元，其特征在于，包括 一第一上拉單元，所述第一上拉單元與高電平端、第一時鐘信號端和控制節(jié)點A相連； 一第一下拉單元，所述第一下拉單元與低電平端、第二時鐘信號端、輸入信號端、所述上拉單元、第一輸出端和所述控制節(jié)點A相連； 一下拉開關(guān)單元，所述下拉開關(guān)單元與所述高電平端、所述低電平端、所述第一時鐘信號端、所述第二時鐘信號端和控制節(jié)點B相連； 一第二下拉單元，所述第二下拉單元與所述低電平端、所述控制節(jié)點B和所述第二輸出端相連； 一第二上拉單元，所述第二上拉單元與所述高電平端、所述控制節(jié)點A和所述第二輸出端相連； 其中，所述第一上拉單元用于在所述第一時鐘信號端輸入低電平時拉高所述控制節(jié)點A的電平；所述第一下拉單兀用于在所述第二時鐘信號端和所述輸入信號端均輸入低電平時拉低所述控制節(jié)點A的電平；所述下拉開關(guān)單元用于在所述第一時鐘信號端輸入低電平時拉低所述控制節(jié)點B的電平，在所述第二時鐘信號端輸入低電平時拉高所述控制節(jié)點B的電平；所述第二上拉單元用于在所述控制節(jié)點A為低電平時拉高所述第二輸出端輸出的電平，輸出驅(qū)動信號；所述第二下拉單元用于在所述控制節(jié)點B為低電平時拉低所述第二輸出端輸出的電平，復(fù)位驅(qū)動信號。
2.根據(jù)權(quán)利要求I所述的移位寄存器單元，其特征在于，所述第一上拉單元包括 一第一上拉模塊，所述第一上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點C相連； 一第二上拉模塊，所述第二上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點D相連； 一第三上拉模塊，所述第三上拉模塊與所述高電平端、所述第一時鐘信號端和控制節(jié)點A相連； 相應(yīng)的，所述第一下拉單元包括 一第一下拉模塊，所述第一下拉模塊與所述輸入信號端和所述控制節(jié)點C相連； 一第二下拉模塊，所述第二下拉模塊與所述第二時鐘信號、所述控制節(jié)點C和所述控制節(jié)點D相連； 一第三下拉模塊，所述第三下拉模塊與所述低電平端、所述控制節(jié)點D和所述控制節(jié)點A相連； 其中，所述第一輸出端與所述控制節(jié)點D相連。
3.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于， 所述第一上拉模塊包括一第一晶體管，所述第一晶體管的柵極連接所述第一時鐘信號端，所述第一晶體管的源極連接所述高電平端，所述第一晶體管的漏極連接所述控制節(jié)點C; 所述第二上拉模塊包括一第二晶體管，所述第二晶體管的柵極連接所述第一時鐘信號端，所述第二晶體管的源極連接所述高電平端，所述第二晶體管的漏極連接所述控制節(jié)點D; 所述第三上拉模塊包括一第三晶體管，所述第三晶體管的柵極連接所述第一時鐘信號端，所述第三晶體管的源極連接所述高電平端，所述第三晶體管的漏極連接所述控制節(jié)點A ； 所述第一下拉模塊包括一第四晶體管，所述第四晶體管的柵極和源極連接所述輸入信號端，所述第四晶體管的漏極連接所述控制節(jié)點C ； 所述第二下拉模塊包括一第五晶體管和一第一電容，所述第五晶體管的柵極連接所述控制節(jié)點C，所述第五晶體管的源極連接所述第二時鐘信號端，所述第五晶體管的漏極連接所述控制節(jié)點D ;所述第一電容的兩極分別連接所述第五晶體管的柵極和漏極； 所述第三下拉模塊包括一第六晶體管和一第二電容，所述第六晶體管的柵極連接所述控制節(jié)點D，所述第六晶體管的源極連接所述低電平端，所述第六晶體管的漏極連接所述控制節(jié)點A ;所述第二電容的兩極分別連接所述第六晶體管的源極和漏極； 所述下拉開關(guān)單元包括一第七晶體管和一第八晶體管，所述第七晶體管的柵極連接所述第一時鐘信號端，所述第七晶體管的源極連接所述低電平端，所述第七晶體管的漏極連接所述控制節(jié)點B ;所述第八晶體管的柵極連接所述第二時鐘信號端，所述第八晶體管的源極連接所述高電平端，所述第八晶體管的漏極連接所述控制節(jié)點B ； 所述第二下拉單元包括一第九晶體管和一第三電容，所述第九晶體管的柵極連接所述控制節(jié)點B，所述第九晶體管的源極連接所述低電平端，所述第九晶體管的漏極連接所述第二輸出端；所述第三電容的兩極分別連接所述第九晶體管的源極和漏極； 所述第二上拉單元包括一第十晶體管和一第四電容，所述第十晶體管的柵極連接所述控制節(jié)點A，所述第十晶體管的源極連接所述高電平端，所述第十晶體管的漏極連接所述第二輸出端；所述第四電容的兩極分別連接所述第十晶體管的漏極和所述第八晶體管的漏極。
4.一種移位寄存器電路，其特征在于，包括串聯(lián)的多個如權(quán)利要求I至3中任一項所述的移位寄存器單元， 除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單兀之前的一個相鄰移位寄存器單兀第一輸出端輸出的信號。
5.根據(jù)權(quán)利要求4所述的移位寄存器電路，其特征在于，所述移位寄存器電路包括第一移位寄存器單元組和第二移位寄存器單元組，每組所述移位寄存器單元組包括串聯(lián)的多個所述移位寄存器單元， 每組移位寄存器單元組中，除第一個移位寄存器單元之外，其余每個移位寄存器單元的輸入信號均來自該移位寄存器單元之前的一個相鄰移位寄存器單元第一輸出端輸出的信號; 輸入所述第一移位寄存器單元組的時鐘信號包括第一時鐘信號和第二時鐘信號； 輸入所述第二移位寄存器單元組的時鐘信號包括第三時鐘信號和第四時鐘信號。
6.根據(jù)權(quán)利要求5所述的移位寄存器電路，其特征在于， 所述第一時鐘信號和所述第三時鐘信號相差半個時鐘周期； 所述第二時鐘信號和所述第四時鐘信號相差半個時鐘周期。
7.—種陣列基板，其特征在于，在所述陣列基板上形成有如權(quán)利要求4至6任一所述的移位寄存器電路。
8.—種顯不器件,包括有機發(fā)光二級管OLED顯示裝置，用于顯示圖像；移位寄存器電路，用于驅(qū)動所述OLED顯示裝置； 其特征在于，所述移位寄存器電路為權(quán)利要求4至6任一所述的移位寄存器電路。
全文摘要
本發(fā)明實施例提供一種移位寄存器單元、移位寄存器電路、陣列基板及顯示器件，涉及顯示裝置制造領(lǐng)域，可以避免在寫入顯示數(shù)據(jù)的同時，OLED顯示器件發(fā)生閃爍。一種移位寄存器包括一第一上拉單元、一第一下拉單元、一下拉開關(guān)單元、一第二下拉單元和一第二上拉單元。本發(fā)明實施例用于顯示裝置的制造。
文檔編號G09G3/32GK102708799SQ20121017763
公開日2012年10月3日 申請日期2012年5月31日 優(yōu)先權(quán)日2012年5月31日
發(fā)明者王穎, 金泰逵, 金馝奭 申請人:京東方科技集團股份有限公司