專利名稱：金屬氧化物半導(dǎo)體場效應(yīng)晶體管及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及一種超精細(xì)MOSFET，特別涉及一種MOSFET結(jié)構(gòu)及其制造方法，能夠提高耐熱載流子退化能力。
例如，Nikkei McGraw-Hill Inc.出版的由Eiji Takeda撰寫的“熱載流子效應(yīng)”一文中pp.63-71記載了一種目前為止本領(lǐng)域的現(xiàn)有技術(shù)。
MOSFET已用作VLSI技術(shù)的重要器件。然而，隨著器件越來越精細(xì)，重要的是保證器件的可靠性。特別是，如上述文獻(xiàn)所公開的，已知由于熱載流子注入到柵氧化膜導(dǎo)致的晶體管特性退化會引起器件長期可靠性的顯著下降，所以需要抑制這種退化。
下面簡單解釋一下由于熱載流子導(dǎo)致的退化現(xiàn)象。
然而，存在著多種熱載流子注入機(jī)制，下面討論引起正常溫度工作區(qū)最嚴(yán)重退化的注入機(jī)制。
圖14是展示現(xiàn)有MOSFET中這種熱載流子退化的概示圖。
參見圖14，該圖示出了硅襯底21、高濃度雜質(zhì)層(漏)22、高濃度雜質(zhì)層(源)23、低濃度雜質(zhì)層24、柵氧化膜25、柵極26及側(cè)壁27。
如圖14所示，為了使器件更精細(xì)，在漏結(jié)22A附近加強(qiáng)電場。載流子被此電場加速，由于在漏附近與硅原子碰撞引發(fā)電離。此時產(chǎn)生的電子和空穴注入到柵氧化膜25中，在柵氧化膜25中充當(dāng)陷阱，由此導(dǎo)致MOSFET的晶體管特性不穩(wěn)定。
熱載流子30由漏結(jié)22A附近的電場產(chǎn)生，因此，如圖14所示，可以減弱電場以抑制熱載流子30的產(chǎn)生。因此，廣泛采用LDD-MOSFET結(jié)構(gòu)抑制熱載流子。
然而，隨著努力使器件超精細(xì)，強(qiáng)電場會作用于漏附近及LDD-MOSFET結(jié)構(gòu)中，所以產(chǎn)生了由熱載流子導(dǎo)致的晶體管特性退化的問題。
圖15是展示柵電壓與襯底電流間及柵電壓與跨導(dǎo)衰減率間關(guān)系的曲線圖。圖15(a)是展示襯底電流與柵電壓間特性的曲線圖。圖15(b)是展示跨導(dǎo)衰減率和柵電壓間特性的曲線圖。圖15(b)示出了如上所述的熱載流子是如何導(dǎo)致n溝道晶體管特性退化的。
參見圖15(b)，縱坐標(biāo)軸表示跨導(dǎo)衰減的變量(ΔGm/Gmo)，橫坐標(biāo)表示柵電壓VG(V)。
從圖15(b)可以看出，跨導(dǎo)隨著漏電壓(V0)的增大明顯減小，并且在柵電壓VG＝1/2V0這點(diǎn)附近減小最大。在這種情況下，如圖15(a)所示，襯底電流達(dá)到其最高值，因此，可以理解為，在這種狀況下，熱載流子發(fā)生量最大。
而且，在具有比此柵電壓更大的柵電壓時，特性的退化開始減弱，因此，可以理解為器件可靠性下降的原因是柵電壓低至VG＝1/2V時的退化。
本發(fā)明的主要目的是解決上述問題，提供一種MOSFET及其制造方法，能夠抑制由于熱載流子導(dǎo)致的晶體管特性退化，提高器件的可靠性。
為了實現(xiàn)上述目的，根據(jù)本發(fā)明的第一方案，一種MOSFET包括第一和第二柵極(6，7)，它們通過在N溝道區(qū)或P溝道區(qū)靠近漏的附近連接(linking)兩種具有不同功函數(shù)的材料而形成；低濃度擴(kuò)散漏層(4)，其前端設(shè)置于第二柵極(7)的一部分中。作為漏附近反向閾值電壓漂移量的正向或負(fù)向的功函數(shù)差比溝道區(qū)中閾值電壓漂移更遠(yuǎn)。
根據(jù)本發(fā)明的第二方案，制造MOSFET的方法包括以下步驟在硅襯底(1)的表面上形成柵氧化膜(5)，并淀積第一柵極材料；利用一種腐蝕方法在第一柵極(6)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法具有第一柵極的材料相對于氧化膜(5)的高選擇率；淀積布線材料(9)，然后腐蝕布線材料(9)，至少在第一柵極(6)的漏側(cè)形成具有不同功函數(shù)的第二柵極(7)；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第三方案，制造MOSFET的方法包括以下步驟在硅襯底(1)的表面上形成柵氧化膜(5)，利用相對于柵氧化膜(5)具有高選擇率的材料淀積犧牲膜(10)，然后，在犧牲膜(10)中形成溝槽，并利用CVD技術(shù)在整個表面上淀積布線材料(9)；使布線材料(9)留在溝槽內(nèi)，以后通過腐蝕完全去掉犧牲膜(10)，并由此形成第一柵極(6)；在整個表面上淀積不同布線材料(11)，然后腐蝕此布線材料(11)，由此至少在第一柵極(6)的漏側(cè)形成具有不同功函數(shù)的第二柵極(7)；利用所述第一柵極(6)和第二柵極(7)形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第四方案，制造MOSFET的方法包括以下步驟在硅襯底(1)的表面上形成柵氧化膜(5)，然后淀積第一柵極材料；利用一種腐蝕方法在第一柵極(6)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法對第一柵極的材料相對于氧化膜(5)表現(xiàn)出高選擇率；通過選擇CVD在第一柵極(6)的外圍上淀積第二柵極材料，并由此在第一柵極(6)的外圍形成具有不同功函數(shù)的第二柵極(7)；利用所述第一柵極(6)和第二柵極(7)形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第五方案，制造MOSFET的方法包括以下步驟在硅襯底(1)的表面上形成柵氧化膜(5)，然后淀積第一柵極材料，利用一種腐蝕方法在第一柵極(6)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法對柵極的材料相對于柵氧化膜(5)表現(xiàn)出高選擇率；淀積象與硅反應(yīng)形成硅化物且高溫穩(wěn)定這樣的布線材料(12)，然后進(jìn)行高溫?zé)崽幚恚诘谝粬艠O(6)的外圍上形成硅化物層，并通過選擇性去除未反應(yīng)的布線材料(12)，在第一柵極(6)的外圍形成具有不同功函數(shù)的第二柵極(7)；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第六方案，MOSFET包括溝道區(qū)和漏，其中溝道區(qū)的襯底濃度Nch不同于漏附近的襯底濃度ND，漏附近的反向閾值電壓在負(fù)向上漂移對應(yīng)于襯底濃度間差的值，比溝道區(qū)的閾值電壓的漂移更遠(yuǎn)。
根據(jù)本發(fā)明的第七方案，制造MOSFET的方法包括以下步驟在P型硅襯底(1)的表面上形成柵氧化膜(5)，并淀積第一柵極(13)材料；利用一種腐蝕方法在第一柵極(13)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法對柵極材料相對于柵氧化膜(5)表現(xiàn)出高選擇率；在加速電壓下注入離子，使雜質(zhì)(14)通過第一柵極(13)注入到襯底表面；在整個表面上淀積一種材料，然后腐蝕該材料，在第一柵極(13)的兩側(cè)形成由相同材料構(gòu)成的側(cè)壁形第二柵極(16)；利用所述第一柵極(13)和第二柵極(16)形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第八方案，制造MOSFET的方法包括以下步驟在P型硅襯底(1)的表面上形成柵氧化膜(5)，然后淀積第一柵極材料，利用一種腐蝕方法在第一柵極(13)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法對柵極材料相對于柵氧化膜(5)表現(xiàn)出高選擇率；在加速電壓下注入離子，使n型雜質(zhì)(15)注入到襯底表面；在整個表面上淀積與第一柵極(13)相同的材料，然后腐蝕該材料，在第一柵極(13)的兩側(cè)形成側(cè)壁形第二柵極(16)；利用所述第一柵極(13)和第二柵極(16)形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由n型高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
根據(jù)本發(fā)明的第九方案，構(gòu)成一種MOSFET，使其柵氧化膜(5)在漏附近的厚度小，柵氧化膜(5)的電容相應(yīng)地變得大于溝道區(qū)的電容，并且漏附近的反向閾值電壓由此向負(fù)方向漂移。
根據(jù)本發(fā)明的第十方案，制造MOSFET的方法包括以下步驟在硅襯底(1)的表面上形成柵氧化膜(5)，然后淀積第一柵極材料，利用一種腐蝕方法在第一柵極(13)上構(gòu)圖，但不腐蝕柵氧化膜(5)，所用的腐蝕方法對該柵極材料相對于柵氧化膜(5)表現(xiàn)出高選擇率；利用氧化硅膜的腐蝕劑，減薄未被第一柵極(13)覆蓋的區(qū)域中的柵氧化膜(5)的厚度；在整個表面上淀積一種材料，然后腐蝕該材料，在第一柵極(13)的兩側(cè)形成側(cè)壁形第二柵極(16)；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層(4)、側(cè)壁(8)、及由高濃度雜質(zhì)層構(gòu)成的源/漏(3，2)。
在滿足柵電壓VG＝1/2VD(VD漏電壓)的點(diǎn)上，熱載流子的退化變?yōu)樽畲?見圖15(b))，這是因為此時熱載流子的發(fā)生幾率較大(見圖4)，還因為在柵極和漏結(jié)間的重疊區(qū)產(chǎn)生的垂直電場較大，由此產(chǎn)生的熱載流子容易借助于此電場注入到柵氧化膜中。換言之，熱載流子注入效率因柵極和漏結(jié)間的重疊區(qū)產(chǎn)生的垂直電場的緣故而變大。此種垂直電場會因柵電壓(VG)增大而變?nèi)酢?br> 按本發(fā)明，具有不同功函數(shù)的主柵極和柵極設(shè)置在柵極和漏結(jié)之間的重疊區(qū)中，由此此區(qū)中的柵電壓因功函數(shù)的不同而變大。由于此設(shè)置，柵極和漏結(jié)間重疊區(qū)產(chǎn)生的垂直電場較弱，因而，才有可能降低熱載流子注入到柵氧化膜的效率。為了實現(xiàn)此效果，必要的是使與主柵極有不同功函數(shù)的柵極大于產(chǎn)生垂直電場的柵極和漏結(jié)間的重疊區(qū)。
在下面結(jié)合各附圖的討論中，本發(fā)明的其它目的和優(yōu)點(diǎn)將變得更清楚，其中圖1是MOSFET結(jié)構(gòu)的示圖，展示了本發(fā)明的第一實施例；圖2是本發(fā)明的第一實施例中柵極的溝道區(qū)中且靠近漏的MOS結(jié)構(gòu)的能帶圖；圖3是柵電壓與漏電流和襯底電流間關(guān)系的曲線圖；圖4是柵電壓與熱載流子發(fā)生幾率間關(guān)系的曲線圖；圖5是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第二實施例；圖6是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第三實施例；圖7是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第四實施例；圖8是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第五實施例；圖9是MOSFET的結(jié)構(gòu)示圖，展示了本發(fā)明的第六實施例；圖10是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第七實施例；圖11是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第八實施例；圖12是MOSFET的結(jié)構(gòu)示圖，展示了本發(fā)明的第九實施例；圖13是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第十實施例；圖14是由于現(xiàn)有MOSFET中的熱載流子造成的退化的概示圖；及圖15是展示柵電壓與襯底電流和跨導(dǎo)衰減率間關(guān)系的曲線圖。
下面將參照


本發(fā)明的優(yōu)選實施例。該說明主要針對nMOS進(jìn)行。
圖1是MOSFET結(jié)構(gòu)的示圖，展示了本發(fā)明的第一實施例。
參見圖1，該圖示出了p型硅襯底1、n型高濃度雜質(zhì)層(漏)2、n型高濃度雜質(zhì)層(源)3、n型低濃度雜質(zhì)層4、柵氧化膜5、第一柵極6、第二柵極7和側(cè)壁8。
根據(jù)第一實施例，正如以上所述，第一柵極6和第二柵極7通過連接兩種各具有不同功函數(shù)的材料而形成。
此時，漏側(cè)上第二柵極7的區(qū)域D可以形成得比被柵極覆蓋的漏結(jié)所在區(qū)域?qū)?。希望柵極6、7材料間功函數(shù)之差為1V或更大。
由此構(gòu)成MOSFET，使作為靠近漏的反向閾值電壓負(fù)方向漂移量的功函數(shù)差比n溝道區(qū)中的漂移量大。
接著，討論n溝道MOSFET的工作情況。
在理想的MOS結(jié)構(gòu)中，反向閾值電壓(Vth)可以由以下利用p型半導(dǎo)體的費(fèi)米電勢(Φf)的表達(dá)式表示。Vth=2Φf+[2KϵoqNA(2Φf)/Co]---(1)]]>其中K是相對介電常數(shù)，NA是p型半導(dǎo)體的雜質(zhì)濃度，Co是柵氧化膜5的單位面積電容。另外，如果柵氧化膜5中存在著電荷，或第一柵極6、第二柵極7與硅襯底1間存在著功函數(shù)差，則表面電勢會由此偏離。這種偏離稱為平帶電壓(VFB)，并且上述表達(dá)式(1)例如可以變?yōu)閂th=2Φf+VFB+[2KϵoqNA(2Φf)/Co]---(2)]]>根據(jù)第一實施例，漏附近的反向閾值電壓比溝道區(qū)的閾值電壓向負(fù)方向漂移更遠(yuǎn)，因此，由表達(dá)式(2)可知，漏附近的平帶電壓值小了功函數(shù)差那么大。
這里，假定功函數(shù)間的差為1V，則漏附近的平帶電壓可以由溝道區(qū)的值減去1V得到。
圖2是展示本發(fā)明的第一實施例中柵極的溝道區(qū)中及靠近漏的MOS結(jié)構(gòu)的能帶的示圖。其中示出了柵電壓VG＝0V的情況。
溝道區(qū)中第一電極6材料的功函數(shù)小于硅襯底1，這種情況下，硅襯底表面變空，如圖2(a)所示。與此相反，第二柵極7材料的功函數(shù)比漏附近小了1V多，因此，如圖2(b)所示，硅襯底1的表面變空更嚴(yán)重。換言之，這意味著與在漏附近加從開始就比溝道區(qū)中柵電壓高1V的柵電壓的狀態(tài)等同的情況。
圖3示出了柵電壓(VG)與漏電流(ID)(用0表示)和襯底電流(IBB)(用●表示)的關(guān)系曲線，其中n溝道MOSFET的漏電壓(VD)為5.5V，MOSFET的柵氧化膜厚(TOX)為10nm，晶體管有效長度(Leff)為0.9μm，寬度(W)為1Omm。
由圖3可知，可以理解，漏電流(ID)隨著柵電壓的增大而增大，而襯底電流(IBB)則在VG＝1/2VD附近時達(dá)到峰值，此后繼續(xù)下降。熱載流子的發(fā)生取決于漏電流(ID)，同時襯底電流(IBB)與發(fā)生的熱載流子數(shù)量成正比。因此，襯底電流(IBB)除以漏電流(ID)便可以得到熱載流子的發(fā)生幾率。
圖4示出了熱載流子發(fā)生的幾率與柵電壓的關(guān)系曲線。
如圖4所示，可以理解，柵電壓越小則熱載流子發(fā)生的幾率變得越大，并且隨著柵電壓的增大熱載流子發(fā)生的幾率指數(shù)下降。
所以，根據(jù)第一實施例的MOSFET結(jié)構(gòu)，在漏附近，必定存在著與加比溝道區(qū)的柵電壓大功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況。因此，熱載流子發(fā)生的幾率會象圖4中虛線所示的那樣向左漂移。該幾率乘以漏電流便可以得出熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第二實施例中制造MOSFET的方法。
圖5是展示本發(fā)明的第二實施例中制造MOSFET的方法的剖面圖。
(1)首先，如圖5(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后利用如濺射等技術(shù)淀積第一柵極6。然后，利用已知光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極6材料相對于氧化膜5表現(xiàn)出高選擇率，不會腐蝕柵氧化膜5。
(2)然后，如圖5(b)所示，在整個表面上淀積布線材料9。
(3)隨后，腐蝕布線材料9，由此在第一柵極6材料的兩側(cè)形成皆具有一個功函數(shù)的側(cè)壁形第二柵極7，如圖5(c)所示。
例如，用摻雜了高濃度p型雜質(zhì)的多晶硅作n溝道MOSFET的第一柵極6的材料，用如鋁或鈦等材料作柵極7，由此可以將兩者間的功函數(shù)設(shè)定為約1V。
(4)以與普通MOSFET相同的制造方法，利用第一柵極6和第二柵極7形成低濃度雜質(zhì)層4、側(cè)壁8和高濃度雜質(zhì)層2，3，由此容易構(gòu)成具有第二實施例結(jié)構(gòu)的MOSFET，如圖5(d)所示。
所以，根據(jù)第二實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加比溝道區(qū)中的柵電壓大功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第三實施例。
圖6是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第三實施例。
(1)首先，如圖6(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，并淀積犧牲膜10。此時犧牲膜10利用的是對此后的腐蝕工藝的腐蝕相對于柵氧化膜5具有相當(dāng)高的選擇率的材料。利用已知光刻腐蝕技術(shù)，在犧牲膜10中形成溝槽，然后，利用CVD(化學(xué)汽相淀積)技術(shù)，在整個表面上淀積布線材料9。
(2)隨后，利用CMP技術(shù)(化學(xué)機(jī)械拋光)在溝槽中留下布線材料9，然后通過腐蝕完全去掉犧牲膜10。由此形成第一柵極6，如圖6(b)所示。此后，再在整個表面上淀積不同材料11。
(3)接著，如圖6(c)，腐蝕此布線材料11，由此在第一柵極6的兩側(cè)形成側(cè)壁形第二柵極7，第二柵極7各具有不同功函數(shù)。例如，用摻雜了高濃度p型雜質(zhì)的多晶硅作n溝道MOSFET的第一柵極6的材料，用如鋁或鈦等材料作第二柵極7，由此可以將兩者間的功函數(shù)差設(shè)定為約1V。
以與普通MOSFET相同的制造方法，利用柵極6和7形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，由此容易得到具有第三實施例結(jié)構(gòu)的MOSFET，如圖6(d)所示。
所以，根據(jù)第三實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成具有第一實施例結(jié)構(gòu)的MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加比溝道區(qū)中的柵電壓大功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第四實施例。
圖7是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第四實施例。
(1)首先，如圖7(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后，利用如濺射技術(shù)淀積柵極6。然后，利用光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極相對于柵氧化膜5表現(xiàn)出高選擇率，不會腐蝕柵氧化膜5。
(2)然后，如圖7(b)所示，利用選擇CVD，只在第一柵極6外圍淀積第二柵極7，從而在第一柵極6材料的外圍形成具有不同功函數(shù)的第二柵極7。
例如，用摻雜了高濃度p型雜質(zhì)的多晶硅作n溝道MOSFET的第一柵極6的材料，用如鋁等已知能夠選擇CVD的材料作柵極7，由此可以將兩者間的功函數(shù)設(shè)定為約1V。
(3)以與普通MOSFET相同的制造方法，利用這些柵極6，7形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，由此容易構(gòu)成具有第四實施例中結(jié)構(gòu)的MOSFET，如圖7(c)所示。
所以，根據(jù)第四實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加比溝道區(qū)中的柵電壓大功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第五實施例。
圖8是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第五實施例。
(1)首先，如圖8(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后，利用如濺射等技術(shù)淀積第一柵極6，并利用已知光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極6相對于柵氧化膜5表現(xiàn)出高選擇率，不會腐蝕柵氧化膜5。
(2)然后，如圖8(b)所示，在整個表面上淀積象與硅反應(yīng)形成硅化物且高溫穩(wěn)定那樣的布線材料12。
(3)然后，如圖8(c)所示，在高溫下熱處理，在第一柵極6外圍形成硅化物層，選擇性地去掉布線材料12的未反應(yīng)部分，從而在第一柵極6的外圍形成具有不同功函數(shù)的第二柵極7。
例如，用摻雜了高濃度p型雜質(zhì)的多晶硅作n溝道MOSFET的第一柵極6的材料，用如硅化鈦等材料作柵極7，由此可以將兩者間的功函數(shù)設(shè)定為約1V。
以與普通MOSFET相同的制造方法，利用第一柵極6和第二柵極7形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，由此容易構(gòu)成具有第五實施例中結(jié)構(gòu)的MOSFET，如圖8(d)所示。
所以，根據(jù)第五實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加比溝道區(qū)中的柵電壓大功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第六實施例。
圖9是MOSFET結(jié)構(gòu)的示圖，展示了本發(fā)明的第六實施例。注意，與第一實施例中相同的部分用類似的數(shù)字表示，不再進(jìn)行說明。
如圖9所示，第六實施例中，溝道區(qū)中襯底濃度Nch不同于漏附近的襯底濃度ND。注意，數(shù)字13表示第一電極。
在此情況下，在漏側(cè)襯底區(qū)的ND濃度可以形成為比漏結(jié)2A更向溝道內(nèi)延伸。這兩種襯底濃度不必限定，然而，由此構(gòu)成MOSFET使漏附近的反向閾值電壓比溝道區(qū)的閾值電壓向負(fù)方向漂移更遠(yuǎn)。
接著，討論第六實施例中n溝道MOSFET的工作情況。
從上述表達(dá)式(2)可知，半導(dǎo)體的襯底濃度NA是影響反向閾值電壓的一個因素，反向閾值電壓因半導(dǎo)體襯底濃度而改變，所以能使反向閾值電壓漂移。
如果襯底濃度NA的數(shù)量級為1×1016cm-3，則表達(dá)式(2)中第三項變成約為1V。因此，圖9中Nch區(qū)的濃度設(shè)定為襯底濃度的四倍，結(jié)果是第三項變成2V，反向閾值電壓在正側(cè)漂移1V。即，換言之，在漏附近，必定存在著與從開始加比溝道區(qū)高1V的柵電壓的狀態(tài)等同的情況。
如上所述，根據(jù)第六實施例中MOSFET的結(jié)構(gòu)，在漏附近必定存在著與加因襯底濃度間的差別比溝道區(qū)中的柵電壓大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。
為此，假定必定存在著由于襯底濃度的不同造成的柵電壓變高1V的情況，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第七實施例。
圖10是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第七實施例。
(1)首先，如圖10(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后，利用如濺射等技術(shù)淀積第一柵極13，并利用已知光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極13相對于柵氧化膜5表現(xiàn)出高選擇率，不會腐蝕柵氧化膜5。然后，向整個表面離子注入p型雜質(zhì)。
(2)此時，如圖10(b)所示，在加速電壓下使p型雜質(zhì)穿過第一柵極13，并進(jìn)行離子注入，使之注入到襯底表面中。在這種情況下，只在第一柵極13的襯底表面上形成p型雜質(zhì)層14，且p型雜質(zhì)注入到不存在第一柵極的區(qū)域處的襯底內(nèi)，因此，幾乎對MOSFET的工作沒有貢獻(xiàn)。
(3)此后，在整個表面上淀積與第一柵極13相同的材料，腐蝕此材料，從而在第一柵極13的兩側(cè)形成由同樣材料構(gòu)成的側(cè)壁形第二柵極16，如圖10(c)所示。此時，以與普通MOSFET相同的制造方法，利用這些柵極13和16形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，由此可以構(gòu)成具有第七實施例中結(jié)構(gòu)的MOSFET，如圖10(d)所示。
所以，根據(jù)第七實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加由于襯底濃度不同造成的比溝道區(qū)中的柵電壓大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定由于初底濃度不同柵電壓高出約1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第八實施例。
圖11是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第八實施例。
(1)首先，如圖11(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后，利用濺射淀積第一柵極13，并利用已知光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極13的材料相對于柵氧化膜5表現(xiàn)出高選擇率，不會腐蝕柵氧化膜5。然后，向整個表面離子注入n型雜質(zhì)。
(2)此時，如圖11(b)所示，在加速電壓下將n型雜質(zhì)離子注入到襯底表面中。在這種情況下，不存在第一柵極13的區(qū)域中，n型雜質(zhì)被第一柵極13截取，因此，未注入到襯底中，所以，只在不包括第一柵極13的區(qū)域上形成了n型雜質(zhì)層15。
(3)此后，在整個表面上淀積與第一柵極13相同的材料，腐蝕此材料，從而在第一柵極13的兩側(cè)形成由同樣材料構(gòu)成的側(cè)壁形第二柵極16，如圖11(c)所示。
(4)此時，以與普通MOSFET相同的制造方法，利用這些柵極13和16形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，由此構(gòu)成埋溝MOSFET，結(jié)果是漏附近的閾值電壓變得低于溝道區(qū)中的閾值電壓，這便可以構(gòu)成具有第八實施例中結(jié)構(gòu)的MOSFET，如圖11(d)所示。
所以，根據(jù)第八實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，在漏附近必定存在著與加由于襯底濃度不同造成的比溝道區(qū)中的柵電壓大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定由于襯底濃度不同柵電壓高出約1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
下面說明本發(fā)明的第九實施例。
圖12是MOSFET的結(jié)構(gòu)示圖，展示了本發(fā)明的第九實施例。注意，與第一和第六實施例中相同的部分用類似的數(shù)字表示，不再進(jìn)行說明。
如圖12所示，第九實施例中，漏附近柵氧化膜5的膜厚TD薄于溝道區(qū)膜厚Tch。
此時，柵氧化膜5減薄的區(qū)域可以形成得比漏結(jié)2A與第一柵極13重疊的區(qū)域更寬。盡管不特別限定比溝道區(qū)薄的狀態(tài)，但從其作用的大小方面考慮，希望柵氧化膜5膜厚設(shè)定為約為溝道區(qū)厚度的1/2。
由于因上述設(shè)置柵氧化膜5的電容增加，所以，如此構(gòu)成的MOSET，其漏附近的反向閾值電壓比溝道區(qū)向負(fù)方向漂移更遠(yuǎn)。
下面說明第九實施例中n溝道MOSFET的工作情況。
由于漏附近柵氧化膜5的厚度小，所以柵氧化膜5的電容成反比地增大。由上述表達(dá)式(2)可知，柵氧化膜5的電容C0是影響反向閾值電壓的一個因素，因此，此閾值電壓會因此電容C0的變化而漂移。這里，假定漏附近柵氧化膜5的厚度是溝道區(qū)的1/2，則漏附近柵氧化膜5的電容變?yōu)闇系绤^(qū)的兩倍。
在正常MOSFET中，表達(dá)式(2)中第三項的數(shù)量級為1V，因此在漏附近變?yōu)?.5V，隨之反向閾值電壓向負(fù)方向漂移。即，換言之，柵氧化膜5的厚度大于漏附近溝道區(qū)中柵氧化膜厚度，必定存在著與加高柵電壓的狀態(tài)等同的情況。
所以，根據(jù)此MOSFET結(jié)構(gòu)，在漏附近，由于柵氧化膜5的厚度小于溝道區(qū)，所以，必定存在著與加高柵電壓的狀態(tài)等同的情況。因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。
為此，由于柵氧化膜5的厚度較小，存在著柵電壓高了約0.5V的情況，此時，熱載流子發(fā)生的量可以減至約2/3。同時，柵氧化膜5的電容與漏附近膜的厚度成反比地增大，因此，可以減輕熱載流子造成的影響。如果膜厚變?yōu)?/2，則熱載流子的影響減至1/2。如果這兩種作用結(jié)合，則由于熱載流子引起的退化可以降至約1/3。
接著，下面說明本發(fā)明的第十實施例。
圖13是制造MOSFET的方法的剖面圖，展示了本發(fā)明的第十實施例。
(1)首先，如圖13(a)所示，利用如熱氧化法等，在p型硅襯底1表面上形成柵氧化膜5，然后，利用如濺射等技術(shù)淀積第一柵極13，并利用已知光刻腐蝕技術(shù)進(jìn)行構(gòu)圖工藝。此時，所利用的腐蝕方法對第一柵極13相對于氧化膜5具有高選擇率，不會腐蝕柵氧化膜5。
(2)然后，用氫氟酸腐蝕劑腐蝕氧化硅膜，將未被第一柵極13覆蓋的區(qū)域中的柵氧化膜5減薄，如圖13(b)所示。
(3)此后，在整個表面上淀積與第一柵極13相同的材料，并腐蝕此材料，從而在第一柵極13的兩側(cè)形成由同樣材料構(gòu)成的側(cè)壁形第二柵極16，如圖13(c)所示。
(4)此工藝后如圖13(d)所示，以與普通MOSFET相同的制造方法，利用這些柵極13和16形成n型低濃度雜質(zhì)層4、側(cè)壁8和n型高濃度雜質(zhì)層2，3，結(jié)果是漏附近柵氧化膜5的電容增大。
由于此設(shè)置，閾值電壓變得低于溝道區(qū)中的閾值電壓，由此構(gòu)成具有第十實施例中結(jié)構(gòu)的MOSFET。
如上所述，根據(jù)第十實施例，與現(xiàn)有技術(shù)的MOSFET制造方法相比，即使不增加掩模數(shù)也能構(gòu)成MOSFET。
根據(jù)這樣構(gòu)成的MOSFET結(jié)構(gòu)，由于柵氧化膜5薄于溝道區(qū)的柵氧化膜，所以在漏附近必定存著與加高柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。
為此，由于柵氧化膜5的厚度較薄，假定柵電壓高約0.5V，則熱載流子發(fā)生的量可以減至約2/3。
同時，柵氧化膜5的電容與膜的厚度成反比地增大，因此，可以減輕熱載流子造成的影響。如果膜厚為1/2，則熱載流子的影響減至1/2。如果這兩種作用結(jié)合，則由于熱載流子引起的退化可以降至約1/3。
注意，以上討論的實施例涉及為p型硅襯底的nMOS結(jié)構(gòu)，然而，很自然，本發(fā)明可以應(yīng)用于為n型硅襯底的pMOS結(jié)構(gòu)。這種情況下，導(dǎo)電類型與nMOS結(jié)構(gòu)的情況相反。所以，可以通過連接兩種具有不同功函數(shù)的材料在漏附近及p溝道區(qū)中形成第一和第二柵極，且低濃度擴(kuò)散漏層的前端設(shè)置于第二柵極的部分中。由于此設(shè)置，漏附近的反向閾值電壓因功函數(shù)的差比溝道區(qū)中的閾值向正向漂移更遠(yuǎn)。然而，這是兩種不同的結(jié)構(gòu)。
另外，本發(fā)明不限于以上所討論的實施例，可以根據(jù)本發(fā)明的要點(diǎn)進(jìn)行改形，這些改形皆包括含在本發(fā)明的范圍內(nèi)。
如以上所具體討論的，本發(fā)明具有以下效果。
(A)在漏附近，必定存在著與加高了與溝道區(qū)的功函數(shù)差那么大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定功函數(shù)差約為1V，則熱載流子發(fā)生的量可以減至約1/2。同時，由熱載流子引起的退化也可以減至約1/2。
(B)在漏附近必定存在著與加由于襯底濃度不同造成的比溝道區(qū)中的柵電壓大的柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，假定必定存在著由于襯底濃度間的不同造成的柵電壓大了1V的情況，則熱載流子發(fā)生的量可以減至約1/2，同時，由熱載流子引起的退化也可以減至約1/2。
(C)由于柵氧化膜5薄于溝道區(qū)，所以，在漏附近必定存著與加高柵電壓的狀態(tài)等同的情況，因此，熱載流子發(fā)生的幾率象圖4中虛線所示的那樣向左漂移。此幾率乘以漏電流便可以得到熱載流子發(fā)生的量。為此，由于柵氧化膜的厚度較薄，假定柵電壓高了約0.5V，則熱載流子發(fā)生的量可以減至約2/3。
同時，漏附近柵氧化膜5的電容與膜的厚度成反比地增大，因此，可以減輕熱載流子造成的影響。如果膜厚為1/2，則熱載流子的影響減至1/2。如果這兩種作用結(jié)合，則由于熱載流子引起的退化可以降至約1/3。
另外，按本發(fā)明，MOSFET的特性，例如相對于柵電壓的漏電流特性由溝道區(qū)特性決定，因此，MOSFET的特性沒有嚴(yán)重的變化。
權(quán)利要求
1.一種4MOSFET，包括通過在n溝道區(qū)或p溝道區(qū)中的漏附近連接兩種具有不同功函數(shù)的材料而形成的第一和第二柵極；及低濃度擴(kuò)散漏層，其前端設(shè)置于所述第二柵極的一部分中，其中，漏附近的反向閾值電壓向負(fù)方向或正方向的漂移量為功函數(shù)差，該漂移量大于所述溝道區(qū)中的閾值電壓的漂移量。
2.一種制造MOSFET的方法，包括以下步驟在硅襯底的表面上形成柵氧化膜，并淀積第一柵極材料；利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述第一柵極的材料相對于所述柵氧化膜表現(xiàn)出高選擇率；淀積布線材料，然后腐蝕所述布線材料，至少在所述第一柵極的漏側(cè)形成具有不同功函數(shù)的第二柵極；及利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的源/漏。
3.一種制造MOSFET的方法，包括以下步驟在硅襯底的表面上形成柵氧化膜，利用對所述柵氧化膜具有高選擇率的材料淀積犧牲膜，然后，在所述犧牲膜中形成溝槽，并利用CVD技術(shù)在整個所述硅襯底表面上淀積布線材料；使所述布線材料留在所述溝槽內(nèi)，以后通過腐蝕完全去掉所述犧牲膜，并由此形成第一柵極；在所述硅襯底整個表面上淀積不同于所述布線材料的布線材料，然后腐蝕所述布線材料，由此至少在所述第一柵極的漏側(cè)形成具有不同功函數(shù)的第二柵極；及利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的源/漏。
4.一種制造MOSFET的方法，包括以下步驟在硅襯底的表面上形成柵氧化膜，然后淀積第一柵極材料；利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述第一柵極的材料相對于所述柵氧化膜表現(xiàn)出高選擇率；通過選擇CVD在所述第一柵極的外圍上淀積所述第二柵極材料，并由此在所述第一柵極的外圍形成具有不同功函數(shù)的第二柵極；及利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的源/漏。
5.一種制造MOSFET的方法，包括以下步驟在硅襯底的表面上形成柵氧化膜，然后淀積第一柵極材料，利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述第一柵極的材料相對于所述柵氧化膜表現(xiàn)出高選擇率；淀積與硅反應(yīng)形成硅化物且高溫穩(wěn)定這樣的布線材料，然后進(jìn)行高溫?zé)崽幚?，在所述第一柵極的外圍上形成硅化物層，并通過選擇性去除未反應(yīng)的布線材料，在所述第一柵極的外圍形成具有不同功函數(shù)的第二柵極；以及利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的源/漏。
6.一種MOSFET，包括溝道區(qū)；及漏，其中，所述溝道區(qū)的襯底濃度Nch不同于所述漏附近的襯底濃度ND，所述漏附近的反向閾值電壓向負(fù)方向的漂移量對應(yīng)于襯底間濃度差，該漂移量大于所述溝道區(qū)的閾值電壓的漂移量。
7.一種制造MOSFET的方法，包括以下步驟在第一或第二導(dǎo)電類型的硅襯底的表面上形成柵氧化膜，并淀積第一柵極材料，利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述柵極材料相對于所述柵氧化膜表現(xiàn)出高選擇率；在加速電壓下注入離子，使第一導(dǎo)電類型的雜質(zhì)通過所述第一柵極注入到襯底表面；在整個表面上淀積一種材料，然后腐蝕該材料，在所述第一柵極的兩側(cè)形成由相同材料構(gòu)成的側(cè)壁形第二柵極；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的第二或第一導(dǎo)電類型的源/漏。
8.一種制造MOSFET的方法，包括以下步驟在第一或第二導(dǎo)電類型的硅襯底的表面上形成柵氧化膜，然后淀積第一柵極材料，利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述柵極材料相對于所述柵氧化膜表現(xiàn)出高選擇率；在加速電壓下注入離子，使第二導(dǎo)電類型的雜質(zhì)注入到襯底表面；在整個表面上淀積與所述第一柵極相同的材料，然后腐蝕該材料，在所述第一柵極的兩側(cè)形成側(cè)壁形第二柵極；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的第二或第一導(dǎo)電類型的源/漏。
9.一種MOSFET，包括形成于硅襯底上的源/漏區(qū)；及柵極，其中，在漏附近柵氧化膜的厚度比所述柵極小，漏附近的柵氧化膜的反向閾值電壓的容量相應(yīng)地變得大于溝道區(qū)的閾值電壓，漏附近的反向閾值電壓由此向負(fù)方向漂移。
10.一種制造MOSFET的方法，包括以下步驟在硅襯底的表面上形成柵氧化膜，然后淀積第一柵極材料，利用一種腐蝕方法在所述第一柵極上構(gòu)圖，但不腐蝕所述柵氧化膜，所用的腐蝕方法對所述柵極材料相對于所述柵氧化膜表現(xiàn)出高選擇率；利用氧化硅膜的腐蝕劑，減薄未被所述第一柵極覆蓋的區(qū)域中的所述柵氧化膜的厚度；在整個表面上淀積一種材料，然后腐蝕該材料，在所述第一柵極的兩側(cè)形成側(cè)壁形第二柵極；利用所述第一柵極和第二柵極形成低濃度雜質(zhì)層、側(cè)壁、及由高濃度雜質(zhì)層構(gòu)成的源/漏。
全文摘要
在MOSFET中,為了抑制由于熱載流子而導(dǎo)致的晶體管特性退化,并提高器件的可靠性,通過在漏附近且在p型硅襯底上的n溝道區(qū)中連接兩種具有不同功函數(shù)的材料形成第一和第二柵極,漏附近的反向閾值電壓向負(fù)方向的漂移量為功函數(shù)差,該漂移量大于溝道區(qū)中的閾值電壓的漂移量。
文檔編號H01L21/28GK1192053SQ9810367
公開日1998年9月2日 申請日期1998年1月26日 優(yōu)先權(quán)日1997年1月30日
發(fā)明者沖原將生, 內(nèi)田英次 申請人:沖電氣工業(yè)株式會社