一種支持灰度等級擴展的顯示控制系統(tǒng)及驅動芯片的制作方法
【專利摘要】本實用新型屬于顯示控制【技術領域】，提供了一種支持灰度等級擴展的顯示控制系統(tǒng)及驅動芯片。該支持灰度等級擴展的顯示控制系統(tǒng)中，同步控制卡輸出顯示精度為n2的灰度數(shù)據(jù)，n2＜16，同步控制卡配合相應結構的驅動芯片，可使得同步控制卡與驅動芯片之間的數(shù)據(jù)傳輸量從現(xiàn)有的16位降為n2位，因此，同步控制卡與驅動芯片之間的數(shù)據(jù)傳輸速率提升了16/n2倍，因此，同步控制卡與驅動芯片之間的數(shù)據(jù)傳輸速率提升了16/n2倍，從而相對于現(xiàn)有技術而言，提高了灰度時鐘信號GCLK的頻率上限，提高了行掃頻率，進而提高了畫面的刷新率。
【專利說明】一種支持灰度等級擴展的顯示控制系統(tǒng)及驅動芯片
【技術領域】
[0001]本實用新型屬于顯示控制【技術領域】，尤其涉及一種主要應用在LED顯示控制方面、并支持灰度等級擴展的顯示控制系統(tǒng)及驅動芯片。
【背景技術】
[0002]在LED顯示屏的顯示控制領域，采用脈沖寬度調(diào)制(Pulse Width Modulation,PWM)方式，實現(xiàn)對各LED發(fā)光亮度的調(diào)節(jié)。具體來說，是在固定顯示周期內(nèi)，通過調(diào)節(jié)LED亮/滅的時間比，達到LED亮度調(diào)節(jié)的目的，且在LED亮時，流過的是固定的電流，光的波長不會變化，避免LED在不同電流下的顏色變化問題。
[0003]如圖1示出了 LED顯示屏的顯示控制系統(tǒng)的典型結構，其包括同步控制卡和若干級聯(lián)的驅動芯片。其中，串行數(shù)據(jù)傳輸線SDI為一條級聯(lián)線，數(shù)據(jù)時鐘線DCLK、灰度時鐘線GCLK和鎖存線LE分別為共用線；串行數(shù)據(jù)傳輸線SDI與數(shù)據(jù)時鐘線DCLK配合，得到所需的顯示數(shù)據(jù)，鎖存線LE與數(shù)據(jù)時鐘線配合，得到所需的控制指令。具體而言，同步控制卡與驅動芯片之間的顯示數(shù)據(jù)傳輸過程是:同步控制卡通過串行數(shù)據(jù)傳輸線SDI向與其連接的驅動芯片傳輸一定精度的灰度數(shù)據(jù)，當驅動芯片中任一端口的顯示數(shù)據(jù)傳輸完畢后，將該端口的灰度數(shù)據(jù)進行鎖存，如此反復，直到所有端口的灰度數(shù)據(jù)均傳輸完畢并鎖存后，對整體的灰度數(shù)據(jù)進行鎖存，鎖存的灰度數(shù)據(jù)用于輸出顯示。
[0004]現(xiàn)有技術中，同步控制卡與驅動芯片之間采用16位灰度數(shù)據(jù)的傳輸方式，即是說，同步控制卡需要在一個顯示周期內(nèi)向驅動芯片發(fā)送16位灰度數(shù)據(jù)，即便在顯示數(shù)據(jù)的精度要求低于16位時，仍需在低位補O而使得灰度數(shù)據(jù)的傳輸位數(shù)保持不變。而對于顯示動態(tài)畫面的動態(tài)屏來說，其畫面刷新率主要取決于換行掃描頻率(即:行掃頻率)，則在動態(tài)屏上顯示一個固定顯示精度 的顯示數(shù)據(jù)時，需要在每一行LED完整顯示一個PWM信號的基本周期后，才能換行，此時，動態(tài)屏的行掃頻率可以表示為:
[0005]
【權利要求】
1.一種支持灰度等級擴展的顯示控制系統(tǒng)，包括至少一級級聯(lián)連接的驅動芯片，其特征在于，所述系統(tǒng)還包括連接所述驅動芯片，對每一顯示精度為nl的待顯示灰度數(shù)據(jù)進行處理以得到與每一待顯示灰度數(shù)據(jù)對應的一組顯示精度分別為n2的灰度數(shù)據(jù)并將每一組顯示精度分別為n2的灰度數(shù)據(jù)串行輸出給驅動芯片的同步控制卡，其中，所述nl和n2均為正整數(shù)，且n2 < nl，n2 < 16，同時在2nl個灰度時鐘信號周期內(nèi)，一組顯示精度分別為n2的灰度數(shù)據(jù)所代表的占空比與對應的顯示精度為nl的待顯示灰度數(shù)據(jù)所需展示的占空比相同，所述驅動芯片包括數(shù)據(jù)時鐘接口、串行數(shù)據(jù)輸入接口、灰度時鐘接口、鎖存接口、串行數(shù)據(jù)輸出接口、以及至少一個分別連接發(fā)光元件的輸出驅動接口，所述數(shù)據(jù)時鐘接口、串行數(shù)據(jù)輸入接口、灰度時鐘接口、鎖存接口分別連接所述同步控制卡，所述串行數(shù)據(jù)輸出接口連接下一級驅動芯片的串行數(shù)據(jù)輸入接口，所述驅動芯片還包括: 連接所述數(shù)據(jù)時鐘接口，通過所述數(shù)據(jù)時鐘接口接收所述同步控制卡發(fā)出的數(shù)據(jù)時鐘信號并在所述數(shù)據(jù)時鐘信號的上升沿和/或下降沿輸出單穩(wěn)態(tài)脈沖的觸發(fā)沿處理單元； 連接所述觸發(fā)沿處理單元和所述串行數(shù)據(jù)輸入接口，根據(jù)所述觸發(fā)沿處理單元輸出的所述單穩(wěn)態(tài)脈沖采樣所述同步控制卡或上一級聯(lián)的驅動芯片輸出的精度為n2的灰度數(shù)據(jù)的n2位移位緩存器； 連接所述鎖存接口，通過所述鎖存接口接收所述同步控制卡發(fā)出的端口鎖存指令、整體鎖存指令和計數(shù)指令的指令控制單元； 連接所述灰度時鐘接口和所述指令控制單元，通過所述灰度時鐘接口接收所述同步控制卡發(fā)出的灰度時鐘信號并根據(jù)計數(shù)指令對灰度時鐘信號進行計數(shù)的n2位計數(shù)器； 至少一個連接所述n2位移位緩存器，根據(jù)端口鎖存指令在2"1-"2個分別由2n2個灰度時鐘信號周期組成的顯示周期內(nèi)對所述n2位移位緩存器采樣得到的、與相應端口的發(fā)光元件對應的一組灰度數(shù)據(jù)進行鎖存并在各發(fā)光元件分別對應的各組灰度數(shù)據(jù)均鎖存完畢后根據(jù)整體鎖存指令對各組灰度數(shù)據(jù)進行整體鎖存的灰度數(shù)據(jù)存儲單元；` 連接所述指令控制單元，根據(jù)整體鎖存指令生成原始灰度調(diào)節(jié)信號的脈沖寬度調(diào)制控制器； 至少一個分別與所述灰度數(shù)據(jù)存儲單元一一對應連接，將所述脈沖寬度調(diào)制控制器生成的所述原始灰度調(diào)節(jié)信號與所述灰度數(shù)據(jù)存儲單元鎖存的各組灰度數(shù)據(jù)分別進行比較并得到各組灰度數(shù)據(jù)分別對應的脈沖寬度調(diào)制信號并輸出以驅動各發(fā)光元件發(fā)光的比較器。
2.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述發(fā)光元件是發(fā)光二極管。
3.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述觸發(fā)沿處理單元包括: 第一延時電路，所述第一延時電路的輸入端連接所述數(shù)據(jù)時鐘接口 ； 兩輸入的異或門，所述異或門的一個輸入引腳連接所述第一延時電路的輸出端，所述異或門的另一個輸入引腳連接所述數(shù)據(jù)時鐘接口，所述異或門的輸出引腳連接所述π2位移位緩存器。
4.如權利要求3所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述η2位移位緩存器包括:10個串聯(lián)連接的D型觸發(fā)器DFF，首個所述D型觸發(fā)器DFF的數(shù)據(jù)輸入引腳連接所述串行數(shù)據(jù)輸入接口，10個所述D型觸發(fā)器DFF的時鐘引腳共同連接所述異或門的輸出引腳。
5.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述n2位計數(shù)器包括:10個串聯(lián)連接的D型觸發(fā)器DFFl和10個串聯(lián)連接的加法器FA ； 每一所述D型觸發(fā)器DFFl的數(shù)據(jù)輸入引腳連接對應的一所述加法器FA的和輸出引腳，10個所述D型觸發(fā)器DFFl的時鐘引腳共同連接所述灰度時鐘接口。
6.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述脈沖寬度調(diào)制控制器包括:9個與門AND，I個緩沖器BUF，7個或非門NOR，I個非門INV ； 8個所述與門AND分別的第一輸入端連接所述n2位計數(shù)器，8個所述與門AND分別的第二輸入端連接對應所述或非門NOR的輸出引腳；1個所述與門AND的第一輸入端連接所述n2位計數(shù)器，I個所述與門AND的第二輸入端連接所述非門INV的輸出端，所述非門INV的輸入端與所述緩沖器BUF的輸入端共同連接所述n2位計數(shù)器；9個所述與門AND的輸出端和所述緩沖器BUF的輸出端共同連接所述比較器。
7.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述比較器包括:10個與門ANDl和I個或門OR ； 10個所述與門ANDl分別的第一輸入端連接所述灰度數(shù)據(jù)存儲單元，10個所述與門ANDl分別的第二輸入端連接所述脈沖寬度調(diào)制控制器，10個所述與門ANDl分別的輸出端連接所述或門OR的輸入端，所述或門OR的輸出端作為所述輸出驅動接口。
8.如權利要求1所述的支持灰度等級擴展的顯示控制系統(tǒng)，其特征在于，所述指令控制單元包括:4個串聯(lián)的加法器FA1，4個串聯(lián)的D型觸發(fā)器DFF2，D型觸發(fā)器DFF3，D型觸發(fā)器DFF4，第二延時電路和第三延時`電路，非門Ul和非門U2 ； 每一所述加法器FAl的和輸出引腳連接對應的I個所述D型觸發(fā)器DFF2的數(shù)據(jù)輸入引腳；所述D型觸發(fā)器DFF2的復位引腳均連接所述鎖存接口，所述D型觸發(fā)器DFF2的時鐘引腳均連接所述異或門的輸出引腳；所述D型觸發(fā)器DFF3的數(shù)據(jù)輸入引腳連接4個串聯(lián)的所述D型觸發(fā)器DFF2中最后一個D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF3的時鐘引腳連接所述非門Ul的輸出端，所述非門Ul的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳通過所述第二延時電路連接所述D型觸發(fā)器DFF3的復位引腳；所述D型觸發(fā)器DFF4的數(shù)據(jù)輸入引腳連接4個串聯(lián)的所述D型觸發(fā)器DFF2中最后一個D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF4的時鐘引腳連接所述非門U2的輸出端，所述非門U2的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳通過所述第三延時電路連接所述D型觸發(fā)器DFF4的復位引腳； 所述灰度數(shù)據(jù)存儲單元包括:10個串聯(lián)的鎖存器LATCH1，10個串聯(lián)的鎖存器LATCH ；每一所述鎖存器LATCHl的時鐘引腳共同連接所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCH的時鐘引腳共同連接所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCHl的數(shù)據(jù)輸出引腳連接對應I個所述鎖存器LATCH的數(shù)據(jù)輸入引腳。
9.一種驅動芯片，其特征在于，所述驅動芯片包括數(shù)據(jù)時鐘接口、串行數(shù)據(jù)輸入接口、灰度時鐘接口、鎖存接口、串行數(shù)據(jù)輸出接口、以及至少一個分別連接發(fā)光元件的輸出驅動接口，所述數(shù)據(jù)時鐘接口、串行數(shù)據(jù)輸入接口、灰度時鐘接口、鎖存接口分別連接同步控制卡，所述串行數(shù)據(jù)輸出接口連接下一級驅動芯片的串行數(shù)據(jù)輸入接口，所述驅動芯片還包括: 連接所述數(shù)據(jù)時鐘接口，通過所述數(shù)據(jù)時鐘接口接收同步控制卡發(fā)出的數(shù)據(jù)時鐘信號并在所述數(shù)據(jù)時鐘信號的上升沿和/或下降沿輸出單穩(wěn)態(tài)脈沖的觸發(fā)沿處理單元； 連接所述觸發(fā)沿處理單元和所述串行數(shù)據(jù)輸入接口，根據(jù)所述觸發(fā)沿處理單元輸出的所述單穩(wěn)態(tài)脈沖采樣同步控制卡或上一級聯(lián)的驅動芯片輸出的精度為n2的灰度數(shù)據(jù)的n2位移位緩存器，所述n2為正整數(shù)，且n2 < 16 ； 連接所述鎖存接口，通過所述鎖存接口接收同步控制卡發(fā)出的端口鎖存指令、整體鎖存指令和計數(shù)指令的指令控制單元； 連接所述灰度時鐘接口和所述指令控制單元，通過所述灰度時鐘接口接收同步控制卡發(fā)出的灰度時鐘信號并根據(jù)計數(shù)指令對灰度時鐘信號進行計數(shù)的n2位計數(shù)器； 至少一個連接所述n2位移位緩存器，根據(jù)端口鎖存指令在浐-"2個分別由2n2個灰度時鐘信號周期組成的顯示周期內(nèi)對所述n2位移位緩存器采樣得到的、與相應端口的發(fā)光元件對應的一組灰度數(shù)據(jù)進行鎖存并在各發(fā)光元件分別對應的各組灰度數(shù)據(jù)均鎖存完畢后根據(jù)整體鎖存指令對 各組灰度數(shù)據(jù)進行整體鎖存的灰度數(shù)據(jù)存儲單元，所述nl為正整數(shù)，且 n2 < nl ; 連接所述指令控制單元，根據(jù)同步控制卡發(fā)出的整體鎖存指令生成原始灰度調(diào)節(jié)信號的脈沖寬度調(diào)制控制器； 至少一個分別與所述灰度數(shù)據(jù)存儲單元一一對應連接，將所述脈沖寬度調(diào)制控制器生成的所述原始灰度調(diào)節(jié)信號與所述灰度數(shù)據(jù)存儲單元鎖存的各組灰度數(shù)據(jù)分別進行比較并得到各組灰度數(shù)據(jù)分別對應的脈沖寬度調(diào)制信號并輸出以驅動各發(fā)光元件發(fā)光的比較器。
10.如權利要求9所述的驅動芯片，其特征在于，所述觸發(fā)沿處理單元包括:第一延時電路，所述第一延時電路的輸入端連接所述數(shù)據(jù)時鐘接口 ；兩輸入的異或門，所述異或門的一個輸入引腳連接所述第一延時電路的輸出端，所述異或門的另一個輸入引腳連接所述數(shù)據(jù)時鐘接口，所述異或門的輸出引腳連接所述π2位移位緩存器； 所述η2位移位緩存器包括:10個串聯(lián)連接的D型觸發(fā)器DFF，首個所述D型觸發(fā)器DFF的數(shù)據(jù)輸入引腳連接所述串行數(shù)據(jù)輸入接口，10個所述D型觸發(fā)器DFF的時鐘引腳共同連接所述異或門的輸出引腳； 所述η2位計數(shù)器包括:10個串聯(lián)連接的D型觸發(fā)器DFFl和10個串聯(lián)連接的加法器FA ;每一所述D型觸發(fā)器DFFl的數(shù)據(jù)輸入引腳連接對應的一所述加法器FA的和輸出引腳，10個所述D型觸發(fā)器DFFl的時鐘引腳共同連接所述灰度時鐘接口 ； 所述脈沖寬度調(diào)制控制器包括:9個與門AND，I個緩沖器BUF，7個或非門NOR，I個非門INV ；8個所述與門AND分別的第一輸入端連接所述n2位計數(shù)器，8個所述與門AND分別的第二輸入端連接對應所述或非門NOR的輸出引腳；1個所述與門AND的第一輸入端連接所述n2位計數(shù)器，I個所述與門AND的第二輸入端連接所述非門INV的輸出端，所述非門INV的輸入端與所述緩沖器BUF的輸入端共同連接所述n2位計數(shù)器；9個所述與門AND的輸出端和所述緩沖器BUF的輸出端共同連接所述比較器； 所述比較器包括:10個與門ANDl和I個或門OR ;10個所述與門ANDl分別的第一輸入端連接所述灰度數(shù)據(jù)存儲單元，10個所述與門ANDl分別的第二輸入端連接所述脈沖寬度調(diào)制控制器，10個所述與門ANDl分別的輸出端連接所述或門OR的輸入端，所述或門OR的輸出端作為所述輸出驅動接口； 所述指令控制單元包括:4個串聯(lián)的加法器FA1，4個串聯(lián)的D型觸發(fā)器DFF2，D型觸發(fā)器DFF3，D型觸發(fā)器DFF4，第二延時電路和第三延時電路，非門Ul和非門U2 ;每一所述加法器FAl的和輸出引腳連接對應的I個所述D型觸發(fā)器DFF2的數(shù)據(jù)輸入引腳；所述D型觸發(fā)器DFF2的復位引腳均連接所述鎖存接口，所述D型觸發(fā)器DFF2的時鐘引腳均連接所述異或門的輸出引腳；所述D型觸發(fā)器DFF3的數(shù)據(jù)輸入引腳連接4個串聯(lián)的所述D型觸發(fā)器DFF2中最后一個D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF3的時鐘引腳連接所述非門Ul的輸出端，所述非門Ul的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳通過所述第二延時電路連接所述D型觸發(fā)器DFF3的復位引腳；所述D型觸發(fā)器DFF4的數(shù)據(jù)輸入引腳連接4個串聯(lián)的所述D型觸發(fā)器DFF2中最后一個D型觸發(fā)器DFF2的數(shù)據(jù)輸出引腳，所述D型觸發(fā)器DFF4的時鐘引腳連接所述非門U2的輸出端，所述非門U2的輸入端連接所述鎖存接口，所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳通過所述第三延時電路連接所述D型觸發(fā)器DFF4的復位引腳； 所述灰度數(shù)據(jù)存儲單元包括:10個串聯(lián)的鎖存器LATCH1，10個串聯(lián)的鎖存器LATCH ；每一所述鎖存器LATCHl的時鐘引腳共同連接所述D型觸發(fā)器DFF3的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCH的時鐘引腳共同連接所述D型觸發(fā)器DFF4的數(shù)據(jù)輸出引腳，每一所述鎖存器LATCHl的數(shù)據(jù)輸出引腳連接`對應I個所述鎖存器LATCH的數(shù)據(jù)輸入引腳。
【文檔編號】G09G3/32GK203386459SQ201320376094
【公開日】2014年1月8日 申請日期:2013年6月27日 優(yōu)先權日:2013年6月27日
【發(fā)明者】石磊, 符傳匯, 李國添, 呂蘇誼, 李照華 申請人:深圳市明微電子股份有限公司