基于igzo制程的柵極驅(qū)動(dòng)電路的制作方法
【專利摘要】本發(fā)明提供一種基于IGZO制程的柵極驅(qū)動(dòng)電路，包括：級(jí)聯(lián)的多個(gè)GOA單元，第N級(jí)GOA單元包括：一上拉控制電路(100)、一上拉電路(200)、一下傳電路(300)、一下拉電路(400)、一下拉保持電路(500)、一上升電路(600)，并引入第一負(fù)電位(VSS1)、第二負(fù)電位(VSS2)與第三負(fù)電位(VSS3)，該三個(gè)負(fù)電位依次降低，分別對(duì)輸出端G(N)，第一節(jié)點(diǎn)Q(N)、第二節(jié)點(diǎn)P(N)，驅(qū)動(dòng)信號(hào)端ST(N)做下拉處理，有效防止了電路特殊TFT漏電的問(wèn)題。該基于IGZO制程的柵極驅(qū)動(dòng)電路中的TFT開(kāi)關(guān)的導(dǎo)通溝道為氧化物半導(dǎo)體導(dǎo)通溝道。
【專利說(shuō)明】基于IGZO制程的柵極驅(qū)動(dòng)電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明設(shè)計(jì)液晶顯示領(lǐng)域，尤其涉及一種基于IGZ0制程的柵極驅(qū)動(dòng)電路。

【背景技術(shù)】
[0002] GOA (Gate Drive On Array)，是利用薄膜晶體管液晶顯示器Array制程將柵極驅(qū) 動(dòng)器制作在薄膜晶體管陣列基板上，以實(shí)現(xiàn)逐行掃描的驅(qū)動(dòng)方式。
[0003] G0A電路主要由上拉電路（Pull-up part)、上拉控制電路（Pull-up control part)、下傳電路（Transfer part)、下拉電路（Pull-down part)、下拉保持電路（Pull-down Holding part)、以及負(fù)責(zé)電位抬升的上升電路（Boost part)組成。
[0004] 上拉電路主要負(fù)責(zé)將輸入的時(shí)鐘信號(hào)（Clock)輸出至薄膜晶體管（thin film transistor，TFT)的柵極，作為液晶顯示器的驅(qū)動(dòng)信號(hào)。上拉控制電路負(fù)責(zé)控制上拉電路 的打開(kāi)，一般是由上級(jí)G0A電路傳遞來(lái)的信號(hào)作用。下拉電路負(fù)責(zé)在輸出掃描信號(hào)后，快速 地將掃描信號(hào)（亦即薄膜晶體管的柵極的電位）拉低為低電平。下拉保持電路則負(fù)責(zé)將掃 描信號(hào)和上拉電路的信號(hào)（亦即施加于Q點(diǎn)的信號(hào)）保持在關(guān)閉狀態(tài)（即設(shè)定的負(fù)電位）， 通常有兩個(gè)下拉保持電路交替作用。上升電路則負(fù)責(zé)Q點(diǎn)電位的二次抬升，這樣確保上拉 電路的G(N)正常輸出。
[0005] IGZO (indium gallium zinc oxide)是一種含有銦、鎵和鋅的非晶氧化物，載流子 遷移率是非晶硅的20?30倍，可以大大提高TFT對(duì)像素電極的充放電速率，提高像素的響 應(yīng)速度，實(shí)現(xiàn)更快的刷新率，同時(shí)更快的響應(yīng)也大大提高了像素的行掃描速率，使得超高分 辨率在TFT-IXD中成為可能。另外，由于晶體管數(shù)量減少和提高了每個(gè)像素的透光率，IGZ0 顯示器具有更高的能效水平，而且效率更高。
[0006] IGZ0的G0A電路未來(lái)有可能取代a-Si的TFT，而現(xiàn)有技術(shù)中針對(duì)IGZ0的G0A開(kāi) 發(fā)很少，尤其是針對(duì)大尺寸的G0A電路，需要克服很多由于IGZ0材料本身帶來(lái)的問(wèn)題，需要 克服的主要問(wèn)題為：（l)Vth向負(fù)向漂移的問(wèn)題；（2)SS區(qū)太陡峭，微小的電壓變化將會(huì)引起 電流數(shù)量級(jí)的變化，將會(huì)直接導(dǎo)致G0A電路的關(guān)鍵TFT漏電，造成IGZ0的G0A功能失效。
[0007] 請(qǐng)參閱圖1以及圖2,圖1、圖2為常見(jiàn)G0A電路的經(jīng)典模塊及其對(duì)應(yīng)各個(gè)信號(hào)的時(shí) 序圖，該常見(jiàn)G0A電路包括第一晶體管T1，其柵極電性連接于輸入信號(hào)端Input，源極也電 性連接于輸入信號(hào)端Input，漏極電性連接于節(jié)點(diǎn)Q ;第二晶體管T2,其柵極電性連接于節(jié) 點(diǎn)Q，源極電性連接于時(shí)鐘信號(hào)Clock，漏極電性連接于輸出端Output ;第三晶體管T3,其柵 極電性連接于復(fù)位信號(hào)端Reset，源極電性連接于輸出端Output，漏極電性連接于一負(fù)電 位VSS ;第四晶體管T4,其柵極電性連接于復(fù)位信號(hào)端Reset，源極電性連接于節(jié)點(diǎn)Q，漏極 電性連接于一負(fù)電位VSS ;電容Cb，其一端連接于節(jié)點(diǎn)Q，另一端與輸出端Output相連；圖1 中還包括下拉&補(bǔ)償模塊，其包括四條引線分別與節(jié)點(diǎn)Q，時(shí)鐘信號(hào)Clock，輸出端Output， 負(fù)電位VSS相連；所述第一晶體管T1用于依據(jù)輸入信號(hào)端Input輸入的信號(hào)導(dǎo)通第二晶體 管T2 ;所述第二晶體管T2用來(lái)依據(jù)時(shí)鐘信號(hào)，由輸出端輸出信號(hào)脈沖；所述第三晶體管T3 與第四晶體管T4分別用于在非作用期間下拉節(jié)點(diǎn)Q與輸出端Output的電位；電容Cb用于 節(jié)點(diǎn)Q電位的二次抬升，確保輸出端Output信號(hào)的正常輸出。


【發(fā)明內(nèi)容】

[0008] 本發(fā)明的目的在于提供一種基于IGZ0制程的柵極驅(qū)動(dòng)電路，利用G0A技術(shù)降低液 晶顯示器的成本，節(jié)省模組制程上的封裝時(shí)間；利用IGZ0的G0A電路中的下拉與補(bǔ)償模塊， 遏制電路特殊TFT的漏電；有效的節(jié)省TFT的數(shù)量，合理的減少了 TFT的寄生電容，節(jié)約電 路的功耗。
[0009] 為實(shí)現(xiàn)上述目的，本發(fā)明提供一種基于IGZ0制程的柵極驅(qū)動(dòng)電路，包括：包括：級(jí) 聯(lián)的多個(gè)G0A單元，設(shè)N為正整數(shù)，第N級(jí)G0A單元包括：
[0010] 上拉電路，包括第一晶體管，該第一晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性 連接于第一時(shí)鐘信號(hào)，漏極電性連接于輸出端，用來(lái)依據(jù)第一時(shí)鐘信號(hào)在輸出端輸出信號(hào) 脈沖；
[0011] 下傳電路，包括第二晶體管，該第二晶體管的柵極電性連接于第一節(jié)點(diǎn)，源極電性 連接于第一時(shí)鐘信號(hào)，漏極電性連接于驅(qū)動(dòng)信號(hào)端，用來(lái)依據(jù)第一時(shí)鐘信號(hào)，由驅(qū)動(dòng)信號(hào)端 輸出驅(qū)動(dòng)信號(hào)；
[0012] 上拉控制電路，包括第三晶體管，該第三晶體管的柵極電性連接于該第N級(jí)G0A單 元的前一級(jí)第N-1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源極電性連接于該第N級(jí)G0A單元的前一級(jí) 第N-1級(jí)G0A單元的輸出端，漏極電性連接于第一節(jié)點(diǎn)，用來(lái)依據(jù)驅(qū)動(dòng)信號(hào)端發(fā)出的驅(qū)動(dòng)信 號(hào)，導(dǎo)通上拉電路；
[0013] 下拉保持電路，包括第一下拉保持電路；所述第一下拉保持電路包括：第四晶體 管，其柵極電性連接于第一時(shí)鐘信號(hào)，源極也電性連接于第一時(shí)鐘信號(hào)，漏極電性連接于第 二節(jié)點(diǎn)；第五晶體管，其柵極電性連接于驅(qū)動(dòng)信號(hào)端，源極電性連接于第二節(jié)點(diǎn)，漏極電性 連接于第二負(fù)電位，用于在驅(qū)動(dòng)信號(hào)端處于高電位時(shí)下拉第二節(jié)點(diǎn)的電位；第六晶體管，其 柵極電性連接于該第N級(jí)G0A單元的前一級(jí)第N-ι級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源極電性連 接于第二節(jié)點(diǎn)，漏極電性連接于第二負(fù)電位，用于在驅(qū)動(dòng)信號(hào)端處于高電位時(shí)下拉第二節(jié) 點(diǎn)的電位；第七晶體管，其柵極電性連接于第二時(shí)鐘信號(hào)，源極電性連接于第一時(shí)鐘信號(hào)， 漏極電性連接于第二節(jié)點(diǎn)；第八晶體管，其柵極電性連接于第二節(jié)點(diǎn)，源極電性連接于輸出 端，漏極電性連接于第一負(fù)電位；第九晶體管，其柵極電性連接于第二節(jié)點(diǎn)，源極電性連接 于第一節(jié)點(diǎn)，漏極電性連接于第二負(fù)電位；第十晶體管，其柵極電性連接于第二節(jié)點(diǎn)，源極 電性連接于驅(qū)動(dòng)信號(hào)端，漏極電性連接于第三負(fù)電位；
[0014] 下拉電路，包括：第十三晶體管，其柵極電性連接于該第N級(jí)G0A單元的下一級(jí)第 N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源極電性連接于驅(qū)動(dòng)信號(hào)端，漏極電性連接于第三負(fù)電位， 用于在非作用期間拉低驅(qū)動(dòng)信號(hào)端的電位，防止第五晶體管與第六晶體管在非作用期間產(chǎn) 生漏電；第十五晶體管，其柵極電性連接于該第N級(jí)G0A單元的下一級(jí)第N+1級(jí)G0A單元的 驅(qū)動(dòng)信號(hào)端，源極電性連接于第一節(jié)點(diǎn)，漏極電性連接于驅(qū)動(dòng)信號(hào)端，用于在輸出端輸出完 成后迅速下拉第一節(jié)點(diǎn)的電位。
[0015] 上升電路，包括一電容，該電容兩端分別電性連接于第一節(jié)點(diǎn)與輸出端，用來(lái)二次 抬升第一節(jié)點(diǎn)的電位，確保上拉電路輸出端的正常輸出；
[0016] 該基于IGZ0制程的柵極驅(qū)動(dòng)電路中的TFT開(kāi)關(guān)器件中的導(dǎo)通溝道為氧化物半導(dǎo) 體導(dǎo)通溝道。
[0017] 所述柵極驅(qū)動(dòng)電路的第一級(jí)連接關(guān)系中，第三晶體管的柵極與源極均電性連接于 電路的啟動(dòng)信號(hào)。
[0018] 所述柵極驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第十三晶體管的柵極與第十五晶體管 的柵極電性連接于電路的啟動(dòng)信號(hào)。
[0019] 所述下拉保持電路還包括第二下拉保持電路；所述第二下拉保持電路包括第i^一 晶體管，其柵極電性連接于該第N級(jí)G0A單元的下二級(jí)第N+2級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源 極電性連接于第一節(jié)點(diǎn)，漏極電性連接于第二負(fù)電位；第十二晶體管，其柵極電性連接于該 第N級(jí)G0A單元的下二級(jí)第N+2級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源極電性連接于輸出端，漏極電 性連接于第一負(fù)電位。
[0020] 所述柵極驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第十一晶體管的柵極與第十二晶體管 的柵極均電性連接于第二級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端。
[0021] 所述下拉電路還包括：第十四晶體管，其柵極電性連接于該第N級(jí)G0A單元的下一 級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端，源極電性連接于輸出端，漏極電性連接于第一負(fù)電位。
[0022] 所述柵極驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第十四晶體管的柵極電性連接于電路 的啟動(dòng)信號(hào)。
[0023] 所述第一負(fù)電位、第二負(fù)電位與第三負(fù)電位的關(guān)系為：第三負(fù)電位〈第二負(fù)電位〈 第一負(fù)電位。
[0024] 所述第一負(fù)電位主要負(fù)責(zé)下拉輸出端的電位，第二負(fù)電位主要負(fù)責(zé)下拉第一節(jié)點(diǎn) 和第二節(jié)點(diǎn)的電位，第三負(fù)電位主要負(fù)責(zé)下拉驅(qū)動(dòng)輸出端的電位。
[0025] 所述第一時(shí)鐘信號(hào)與第二時(shí)鐘信號(hào)是兩個(gè)相位完全相反的高頻時(shí)鐘信號(hào)源。
[0026] 本發(fā)明的有益效果：本發(fā)明的一種基于IGZ0制程的柵極驅(qū)動(dòng)電路，采用了三個(gè)逐 漸遞減的負(fù)電位分別對(duì)輸出端，第一節(jié)點(diǎn)、第二節(jié)點(diǎn)，驅(qū)動(dòng)信號(hào)端的電位做下拉處理，可以 克服基于IGZ0制程的柵極驅(qū)動(dòng)電路的關(guān)鍵TFT漏電的問(wèn)題。此外，采用驅(qū)動(dòng)信號(hào)來(lái)處理第 二節(jié)點(diǎn)的電位，減弱第一節(jié)點(diǎn)的負(fù)載作用，較好的穩(wěn)定第一節(jié)點(diǎn)，有利于電路的輸出端的穩(wěn) 定輸出；下拉電路的第十五晶體管與驅(qū)動(dòng)信號(hào)端直接相連可以提高第一節(jié)點(diǎn)電位的下拉速 度，減小第一節(jié)點(diǎn)的延遲。最后，本發(fā)明針對(duì)IGZ0材料的特點(diǎn)設(shè)計(jì)了單邊的非對(duì)稱下拉保 持模塊，有效的節(jié)省TFT的數(shù)量，合理的減小了 TFT的寄生電容，可以有效的節(jié)約電路的功 耗。

【專利附圖】

【附圖說(shuō)明】
[0027] 為了能更進(jìn)一步了解本發(fā)明的特征以及技術(shù)內(nèi)容，請(qǐng)參閱以下有關(guān)本發(fā)明的詳細(xì) 說(shuō)明與附圖，然而附圖僅提供參考與說(shuō)明用，并非用來(lái)對(duì)本發(fā)明加以限制。
[0028] 附圖中，
[0029] 圖1為常見(jiàn)G0A的電路圖；
[0030] 圖2為對(duì)應(yīng)于圖1電路中各個(gè)信號(hào)的時(shí)序圖；
[0031] 圖3為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第一實(shí)施例的電路圖。
[0032] 圖4為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路中各個(gè)信號(hào)和節(jié)點(diǎn)的時(shí)序圖；
[0033] 圖5為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第二實(shí)施例的電路圖；
[0034] 圖6為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第三實(shí)施例的電路圖；
[0035] 圖7為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路第一實(shí)施例中第一級(jí)G0A單元的電 路圖；
[0036] 圖8為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路第一實(shí)施例中最后一級(jí)G0A單元的 電路圖；
[0037] 圖9為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路第二實(shí)施例中最后一級(jí)G0A單元的 電路圖；
[0038] 圖10為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路第三實(shí)施例中最后一級(jí)G0A單元的 電路圖；
[0039] 圖11為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的仿真實(shí)驗(yàn)效果圖。

【具體實(shí)施方式】
[0040] 為更進(jìn)一步闡述本發(fā)明所采取的技術(shù)手段及其效果，以下結(jié)合本發(fā)明的優(yōu)選實(shí)施 例及其附圖進(jìn)行詳細(xì)描述。
[0041] 請(qǐng)同時(shí)參閱圖3、圖7、圖8,為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第一實(shí)施 例。該基于IGZ0制程的柵極驅(qū)動(dòng)電路包括級(jí)聯(lián)的多個(gè)G0A單元，設(shè)N為正整數(shù)，第N級(jí)G0A 單兀包括一上拉控制電路100、一上拉電路200、一下傳電路300、一下拉電路400、一下拉保 持電路500、一上升電路600。上述各電路的組成以及具體的連接方式如下：
[0042] 所述上拉電路200包括第一晶體管T1，該第一晶體管T1的柵極電性連接于第一節(jié) 點(diǎn)Q(N)，源極電性連接于第一時(shí)鐘信號(hào)CK，漏極電性連接于輸出端G(N)。該第一晶體管T1 用來(lái)依據(jù)第一時(shí)鐘信號(hào)CK在輸出端G(N)輸出信號(hào)脈沖。
[0043] 所述下傳電路300包括第二晶體管T2,該第二晶體管T2的柵極電性連接于第一節(jié) 點(diǎn)Q (N)，源極電性連接于第一時(shí)鐘信號(hào)CK，漏極電性連接于驅(qū)動(dòng)信號(hào)端ST (N)。該第二晶體 管T2用來(lái)依據(jù)第一時(shí)鐘信號(hào)CK，由驅(qū)動(dòng)信號(hào)端ST(N)輸出驅(qū)動(dòng)信號(hào)。
[0044] 所述上拉控制電路100包括第三晶體管T3,該第三晶體管T3的柵極電性連接與該 第N級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N-1)，源極電性連接于該第N 級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的輸出端G(N-l)，漏極電性連接于第一節(jié)點(diǎn)Q(N)。 該第三晶體光T3用來(lái)依據(jù)驅(qū)動(dòng)信號(hào)端ST(N-l)發(fā)出的驅(qū)動(dòng)信號(hào)，導(dǎo)通所述上拉電路200。
[0045] 所述下拉保持電路500,包括第一下拉保持電路510。所述第一下拉保持電路 510包括：第四晶體管T4,其柵極電性連接于第一時(shí)鐘信號(hào)CK，源極也電性連接于第一時(shí) 鐘信號(hào)CK，漏極電性連接于第二節(jié)點(diǎn)P(N);第五晶體管T5,其柵極電性連接于驅(qū)動(dòng)信號(hào)端 ST (N)，源極電性連接于第二節(jié)點(diǎn)P (N)，漏極電性連接于第二負(fù)電位VSS2,該第五晶體管T5 用于在驅(qū)動(dòng)信號(hào)端ST(N)處于高電位時(shí)下拉第二節(jié)點(diǎn)P(N)的電位；第六晶體管T6,其柵極 電性連接于該第N級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N-1)，源極電性 連接于第二節(jié)點(diǎn)P (N)，漏極電性連接于第二負(fù)電位VSS2,該第六晶體管T6用于在驅(qū)動(dòng)信號(hào) 端ST(N-l)處于高電位時(shí)下拉第二節(jié)點(diǎn)P(N)的電位；第七晶體管T7,其柵極電性連接于第 二時(shí)鐘信號(hào)XCK，源極電性連接于第一時(shí)鐘信號(hào)CK，漏極電性連接于第二節(jié)點(diǎn)P (N);第八晶 體管T8,其柵極電性連接于第二節(jié)點(diǎn)P(N)，源極電性連接于輸出端G(N)，漏極電性連接于 第一負(fù)電位VSS1 ;第九晶體管T9,其柵極電性連接于第二節(jié)點(diǎn)P (N)，源極電性連接于第一 節(jié)點(diǎn)Q(N)，漏極電性連接于第二負(fù)電位VSS2 ;第十晶體管T10,其柵極電性連接于第二節(jié)點(diǎn) P (N)，源極電性連接于驅(qū)動(dòng)信號(hào)端ST (N)，漏極電性連接于第三負(fù)電位VSS3。
[0046] 所述下拉電路400,包括：第十三晶體管T13,其柵極電性連接于該第N級(jí)G0A單 元的下一級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N+1)，源極電性連接于驅(qū)動(dòng)信號(hào)端ST (N)， 漏極電性連接于第三負(fù)電位VSS3,該第十三晶體管T13用于在非作用期間拉低驅(qū)動(dòng)信號(hào) 端ST(N)的電位，防止第五晶體管T5與第六晶體管T6在非作用期間產(chǎn)生漏電；第十五晶 體管T15,其柵極電性連接于該第N級(jí)G0A單元的下一級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端 ST (N+1)，源極電性連接于第一節(jié)點(diǎn)Q (N)，漏極電性連接于驅(qū)動(dòng)信號(hào)端ST (N)，該第十五晶 體管T15用于在輸出端G(N)輸出完成后迅速下拉第一節(jié)點(diǎn)Q(N)的電位。
[0047] 所述上升電路600包括電容Cb，該電容Cb兩端分別電性連接于第一節(jié)點(diǎn)Q(N)與 輸出端G(N)，用來(lái)二次抬升第一節(jié)點(diǎn)Q(N)的電位，確保上拉電路200輸出端G(N)的正常輸 出。
[0048] 特別需要說(shuō)明的是，上述電路中引入的三個(gè)負(fù)電位第一負(fù)電位VSS1、第二負(fù)電位 VSS2與第三負(fù)電位VSS3的電壓高低各不相同，且三者的關(guān)系為：第三負(fù)電位VSS3〈第二負(fù) 電位VSS2〈第一負(fù)電位VSS1。所述第一負(fù)電位VSS1主要負(fù)責(zé)下拉輸出端G(N)的電位，第 二負(fù)電位VSS2主要負(fù)責(zé)下拉第一節(jié)點(diǎn)Q(N)和第二節(jié)點(diǎn)P(N)的電位，第三負(fù)電位VSS3主 要負(fù)責(zé)下拉驅(qū)動(dòng)輸出端ST(N)的電位。
[0049] 如圖7所示，本發(fā)明本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第一級(jí)連接關(guān)系中， 第三晶體管T3的柵極與源極均電性連接于電路的啟動(dòng)信號(hào)STV。
[0050] 如圖8所示，本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的最后一級(jí)連接關(guān)系中，第 十三晶體管T13的柵極與第十五晶體管T15的柵極電性連接于電路的啟動(dòng)信號(hào)STV。
[0051] 此外，本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路中各TFT開(kāi)關(guān)器件中的導(dǎo)通溝道均為 氧化物半導(dǎo)體導(dǎo)通溝道。
[0052] 第一時(shí)鐘信號(hào)CK與第二時(shí)鐘信號(hào)XCK是兩個(gè)相位完全相反的高頻時(shí)鐘信號(hào)源。
[0053] 進(jìn)一步的，請(qǐng)參閱圖4,為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路中各個(gè)信號(hào)和節(jié) 點(diǎn)的時(shí)序圖，結(jié)合圖3可知：第八晶體管T8用來(lái)將輸出端G(N)維持在低電平；第九晶體管 T9用來(lái)將第一節(jié)點(diǎn)Q(N)維持在低電平；第五晶體管T5用來(lái)當(dāng)驅(qū)動(dòng)信號(hào)端ST(N)處于高電 位的時(shí)候?qū)⒌诙?jié)點(diǎn)P(N)的電位下拉；第六晶體管T6用來(lái)當(dāng)驅(qū)動(dòng)信號(hào)端ST(N-l)處于高 電位的時(shí)候?qū)⒌诙?jié)點(diǎn)P(N)的電位下拉，從而關(guān)閉作用期間的下拉保持電路500,以防止 對(duì)第一節(jié)點(diǎn)Q(N)和輸出端G(N)輸出的影響。
[0054] 所述第二負(fù)電位VSS2的電位低于第一負(fù)電位VSS1，利用了兩段分壓原理有效的 降低了第二節(jié)點(diǎn)P (N)的電位，而第二節(jié)點(diǎn)P (N)在作用期間被拉得越低，與其連接的三個(gè)晶 體管T8、T9和T10就關(guān)得越好，可防止對(duì)輸出端G(N)的放電導(dǎo)致輸出異常，同時(shí)也拉低了 第一節(jié)點(diǎn)Q(N)的電位，以更好的關(guān)閉T1和T2兩個(gè)晶體管。第十晶體管T10和第十三晶體 管T13負(fù)責(zé)對(duì)驅(qū)動(dòng)信號(hào)端ST (N)的下拉處理，第三負(fù)電位VSS3的電位主要是用來(lái)拉低驅(qū)動(dòng) 信號(hào)端ST(N)的電位，防止第五晶體管T5和第六晶體管T6兩個(gè)晶體管在非作用期間產(chǎn)生 漏電。第十五晶體管T15負(fù)責(zé)在輸出端G(N)輸出完后緊接著于相鄰的下一階段對(duì)第一節(jié) 點(diǎn)Q(N)的做下拉處理，保證第一節(jié)點(diǎn)Q(N)從高電位快速的降低到低電位，并且T15的漏極 接驅(qū)動(dòng)信號(hào)端ST(N)的電位，也能夠?qū)⒌谝还?jié)點(diǎn)Q(N)在輸出完之后快速的拉下來(lái)。
[0055] 請(qǐng)同時(shí)參閱圖5、圖9,為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第二實(shí)施例。圖 5與圖3中具有相同標(biāo)號(hào)部分的組成、連接關(guān)系、功用與操作原理均相同，在此不再贅述。該 第二實(shí)施例與第一實(shí)施例的區(qū)別在于，所述下拉電路400中增加第十四晶體管T14,其柵極 電性連接于該第N級(jí)G0A單元的下一級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N+1)，源極電 性連接于輸出端G (N)，漏極電性連接于第一負(fù)電位VSS1。所述第十四晶體管T14用于在非 作用期間下拉輸出端G(N)的電位。由于本發(fā)明是基于IGZ0制程的G0A電路，對(duì)應(yīng)的W會(huì) 很小，寄生電容也會(huì)較小，相應(yīng)電路的波紋電流也很小，對(duì)輸出端G (N)的輸出的影響沒(méi)有 a-Si那么嚴(yán)重。因此在實(shí)際電路設(shè)計(jì)中也可以省掉該第十四晶體管T14,節(jié)約布線空間，減 小功耗。
[0056] 此外，如圖9所示，在該第二實(shí)施例中，本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的最 后一級(jí)連接關(guān)系中，所述第十四晶體管T14的柵極電性連接于電路的啟動(dòng)信號(hào)STV。
[0057] 其它均與第一實(shí)施例相同，此處不再贅述。
[0058] 請(qǐng)同時(shí)參閱圖6、圖10,為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的第三實(shí)施例。 圖6與圖3中具有相同標(biāo)號(hào)部分的組成、連接關(guān)系、功用與操作原理均相同，在此不再贅述。 該第三實(shí)施例與第一實(shí)施例的區(qū)別在于，所述下拉保持電路500還包括第二下拉保持電路 520。所述第二下拉保持電路520包括：第i^一晶體管T11，其柵極電性連接于該第N級(jí)G0A 單元的下二級(jí)第N+2級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N+2)，源極電性連接于第一節(jié)點(diǎn)Q (N)，漏 極電性連接于第二負(fù)電位VSS2 ;第十二晶體管T12,其柵極電性連接于該第N級(jí)G0A單元的 下二級(jí)第N+2級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (N+2)，源極電性連接于輸出端G (N)，漏極電性連 接于第一負(fù)電位VSS1。所述第十一晶體管T11與第十二晶體管T12分別用于在非作用期間 下拉第一節(jié)點(diǎn)Q(N)的電位和輸出端G(N)的電位。由于本發(fā)明是基于IGZ0制程的G0A電 路，對(duì)應(yīng)的W會(huì)很小，寄生電容也會(huì)較小，相應(yīng)電路的波紋電流也很小，對(duì)第一節(jié)點(diǎn)Q(N)的 電位影響較小，對(duì)輸出端G(N)的輸出的影響也沒(méi)有a-Si那么嚴(yán)重。因此在實(shí)際電路設(shè)計(jì) 中也可以省掉該第十一晶體管T11和第十二晶體管T12,節(jié)約布線空間，減小功耗。
[0059] 此外，如圖10所示，在該第三實(shí)施例中，本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路的 最后一級(jí)連接關(guān)系中，所述第十一晶體管T11的柵極與第十二晶體管T12的柵極均電性連 接于第二級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端ST (2)。
[0060] 請(qǐng)參閱圖11，為本發(fā)明基于IGZ0制程的柵極驅(qū)動(dòng)電路在60級(jí)電路中實(shí)施的仿真 效果圖，從圖中可以看出：輸出良好，可以達(dá)到預(yù)期的效果。
[0061] 綜上所述，本發(fā)明的一種基于IGZ0制程的柵極驅(qū)動(dòng)電路，采用了三個(gè)逐漸遞減的 負(fù)電位分別對(duì)輸出端，第一節(jié)點(diǎn)、第二節(jié)點(diǎn)，驅(qū)動(dòng)信號(hào)端的電位做下拉處理，可以克服基于 IGZ0制程的柵極驅(qū)動(dòng)電路的關(guān)鍵TFT漏電的問(wèn)題。此外，采用驅(qū)動(dòng)信號(hào)來(lái)處理第二節(jié)點(diǎn)的 電位，減弱第一節(jié)點(diǎn)的負(fù)載作用，較好的穩(wěn)定第一節(jié)點(diǎn)，有利于電路的輸出端的穩(wěn)定輸出； 下拉電路的第十五晶體管與驅(qū)動(dòng)信號(hào)端直接相連可以提高第一節(jié)點(diǎn)電位的下拉速度，減小 第一節(jié)點(diǎn)的延遲。最后，本發(fā)明針對(duì)IGZ0材料的特點(diǎn)設(shè)計(jì)了單邊的非對(duì)稱下拉保持模塊， 有效的節(jié)省TFT的數(shù)量，合理的減小了 TFT的寄生電容，可以有效的節(jié)約電路的功耗。
[0062] 雖然本發(fā)明已以較佳實(shí)施例揭露如上，但該較佳實(shí)施例并非用以限制本發(fā)明，該 領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動(dòng)與潤(rùn)飾，因此本發(fā) 明的保護(hù)范圍以權(quán)利要求界定的范圍為準(zhǔn)。
【權(quán)利要求】
1. 一種基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，包括：級(jí)聯(lián)的多個(gè)GOA單元，設(shè)N 為正整數(shù)，第N級(jí)GOA單元包括： 上拉電路（200)，包括第一晶體管（T1)，該第一晶體管（T1)的柵極電性連接于第一節(jié) 點(diǎn)（Q(N))，源極電性連接于第一時(shí)鐘信號(hào)（CK)，漏極電性連接于輸出端（G(N))，用來(lái)依據(jù) 第一時(shí)鐘信號(hào)（CK)在輸出端（G(N))輸出信號(hào)脈沖； 下傳電路（300)，包括第二晶體管（T2)，該第二晶體管（T2)的柵極電性連接于第一節(jié) 點(diǎn)（Q(N))，源極電性連接于第一時(shí)鐘信號(hào)（CK)，漏極電性連接于驅(qū)動(dòng)信號(hào)端（ST(N))，用來(lái) 依據(jù)第一時(shí)鐘信號(hào)（CK)，由驅(qū)動(dòng)信號(hào)端（ST(N))輸出驅(qū)動(dòng)信號(hào)； 上拉控制電路（100)，包括第三晶體管（T3)，該第三晶體管（T3)的柵極電性連接于該 第N級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST (N-1))，源極電性連接于該 第N級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的輸出端（G (N-1))，漏極電性連接于第一節(jié)點(diǎn) (Q(N))，用來(lái)依據(jù)驅(qū)動(dòng)信號(hào)端（ST(N-l))發(fā)出的驅(qū)動(dòng)信號(hào)，導(dǎo)通上拉電路（200); 下拉保持電路（500)，包括第一下拉保持電路（510);所述第一下拉保持電路（510)包 括：第四晶體管（T4)，其柵極電性連接于第一時(shí)鐘信號(hào)（CK)，源極也電性連接于第一時(shí)鐘 信號(hào)（CK)，漏極電性連接于第二節(jié)點(diǎn)（P(N));第五晶體管（T5)，其柵極電性連接于驅(qū)動(dòng)信 號(hào)端（ST(N))，源極電性連接于第二節(jié)點(diǎn)（P(N))，漏極電性連接于第二負(fù)電位（VSS2)，用于 在驅(qū)動(dòng)信號(hào)端（ST(N))處于高電位時(shí)下拉第二節(jié)點(diǎn)（P(N))的電位；第六晶體管（T6)，其 柵極電性連接于該第N級(jí)G0A單元的前一級(jí)第N-1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST(N-1))， 源極電性連接于第二節(jié)點(diǎn)（P(N))，漏極電性連接于第二負(fù)電位（VSS2)，用于在驅(qū)動(dòng)信號(hào) 端（ST(N-l))處于高電位時(shí)下拉第二節(jié)點(diǎn)（P(N))的電位；第七晶體管（T7)，其柵極電性 連接于第二時(shí)鐘信號(hào)（XCK)，源極電性連接于第一時(shí)鐘信號(hào)（CK)，漏極電性連接于第二節(jié) 點(diǎn)（P(N));第八晶體管（T8)，其柵極電性連接于第二節(jié)點(diǎn)（P(N))，源極電性連接于輸出端 (G(N))，漏極電性連接于第一負(fù)電位（VSS1);第九晶體管（T9)，其柵極電性連接于第二節(jié) 點(diǎn)（P(N))，源極電性連接于第一節(jié)點(diǎn)（Q(N))，漏極電性連接于第二負(fù)電位（VSS2);第十晶 體管（T10)，其柵極電性連接于第二節(jié)點(diǎn)（P(N))，源極電性連接于驅(qū)動(dòng)信號(hào)端（ST(N))，漏 極電性連接于第三負(fù)電位（VSS3); 下拉電路（400)，包括：第十三晶體管（T13)，其柵極電性連接于該第N級(jí)G0A單元的下 一級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST(N+1))，源極電性連接于驅(qū)動(dòng)信號(hào)端（ST(N))，漏 極電性連接于第三負(fù)電位（VSS3)，用于在非作用期間拉低驅(qū)動(dòng)信號(hào)端（ST(N))的電位，防 止第五晶體管（T5)與第六晶體管（T6)在非作用期間產(chǎn)生漏電；第十五晶體管（T15)，其柵 極電性連接于該第N級(jí)G0A單元的下一級(jí)第N+1級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST (N+1))，源極 電性連接于第一節(jié)點(diǎn)（Q(N))，漏極電性連接于驅(qū)動(dòng)信號(hào)端（ST(N))，用于在輸出端（G(N)) 輸出完成后迅速下拉第一節(jié)點(diǎn)（Q(N))的電位； 上升電路（600)，包括電容（Cb)，該電容（Cb)兩端分別電性連接于第一節(jié)點(diǎn)（Q(N))與 輸出端（G(N))，用來(lái)二次抬升第一節(jié)點(diǎn)（Q(N))的電位，確保上拉電路（200)輸出端（G(N)) 的正常輸出； 該基于IGZ0制程的柵極驅(qū)動(dòng)電路中的TFT開(kāi)關(guān)器件中的導(dǎo)通溝道為氧化物半導(dǎo)體導(dǎo) 通溝道。
2. 如權(quán)利要求1所述的基于IGZ0制程的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng) 電路的第一級(jí)連接關(guān)系中，第三晶體管（T3)的柵極與源極均電性連接于電路的啟動(dòng)信號(hào) (STV)。
3. 如權(quán)利要求1所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電 路的最后一級(jí)連接關(guān)系中，第十三晶體管（Τ13)的柵極與第十五晶體管（Τ15)的柵極均電 性連接于電路的啟動(dòng)信號(hào)（STV)。
4. 如權(quán)利要求1所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述下拉保持電 路（500)還包括第二下拉保持電路（520);所述第二下拉保持電路（520)包括第十一晶體 管（Τ11)，其柵極電性連接于該第Ν級(jí)GOA單元的下二級(jí)第Ν+2級(jí)GOA單元的驅(qū)動(dòng)信號(hào)端 (ST(N+2))，源極電性連接于第一節(jié)點(diǎn)（Q(N))，漏極電性連接于第二負(fù)電位（VSS2);第十二 晶體管（T12)，其柵極電性連接于該第N級(jí)GOA單元的下二級(jí)第N+2級(jí)GOA單元的驅(qū)動(dòng)信號(hào) 端（ST(N+2))，源極電性連接于輸出端（G(N))，漏極電性連接于第一負(fù)電位（VSS1)。
5. 如權(quán)利要求4所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電 路的最后一級(jí)連接關(guān)系中，第十一晶體管（T11)的柵極與第十二晶體管（T12)的柵極均電 性連接于第二級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST (2))。
6. 如權(quán)利要求1所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述下拉電路 (400)還包括：第十四晶體管（T14)，其柵極電性連接于該第N級(jí)G0A單元的下一級(jí)第N+1 級(jí)G0A單元的驅(qū)動(dòng)信號(hào)端（ST(N+1))，源極電性連接于輸出端（G(N))，漏極電性連接于第一 負(fù)電位（VSS1)。
7. 如權(quán)利要求6所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電 路的最后一級(jí)連接關(guān)系中，第十四晶體管（T14)的柵極電性連接于電路的啟動(dòng)信號(hào)（STV)。
8. 如權(quán)利要求1所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述第一負(fù)電位 (VSS1)、第二負(fù)電位（VSS2)與第三負(fù)電位（VSS3)的關(guān)系為：第三負(fù)電位（VSS3)〈第二負(fù)電 位（VSS2)〈第一負(fù)電位（VSS1)。
9. 如權(quán)利要求8所述的基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述第一負(fù)電位 (VSS1)主要負(fù)責(zé)下拉輸出端（G(N))的電位，第二負(fù)電位（VSS2)主要負(fù)責(zé)下拉第一節(jié)點(diǎn) (Q(N))和第二節(jié)點(diǎn)（P(N))的電位，第三負(fù)電位（VSS3)主要負(fù)責(zé)下拉驅(qū)動(dòng)輸出端（ST(N)) 的電位。
10. 如權(quán)利要求1所述的該基于IGZO制程的柵極驅(qū)動(dòng)電路，其特征在于，所述第一時(shí)鐘 信號(hào)（CK)與第二時(shí)鐘信號(hào)（XCK)是兩個(gè)相位完全相反的高頻時(shí)鐘信號(hào)源。
【文檔編號(hào)】G09G3/36GK104157260SQ201410457955
【公開(kāi)日】2014年11月19日 申請(qǐng)日期:2014年9月10日 優(yōu)先權(quán)日:2014年9月10日
【發(fā)明者】肖軍城 申請(qǐng)人:深圳市華星光電技術(shù)有限公司