基于低溫多晶硅半導(dǎo)體薄膜晶體管的goa電路的制作方法
【專利摘要】本發(fā)明提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，包括級聯(lián)的多個GOA單元；第N級GOA單元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、一下拉維持電路部分(500)和一下傳部分(600)；所述下拉維持電路部分(500)采用高低電位反推設(shè)計，并設(shè)置依次降低的第一、第二、第三直流恒壓低電位(VSS1、VSS2、VSS3)、及一直流恒壓高電位(H)，能夠解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對GOA驅(qū)動電路的影響，尤其是漏電問題帶來的GOA功能性不良；同時解決了目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點電位不能處于較高的電位的問題，有效維持第一節(jié)點(Q(N))和輸出端(G(N))的低電位。
【專利說明】基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及顯示【技術(shù)領(lǐng)域】，尤其涉及一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路。

【背景技術(shù)】
[0002]GOA (Gate Drive On Array),是利用薄膜晶體管(thin film transistor, TFT)液晶顯示器陣列(Array)制程將柵極驅(qū)動器制作在薄膜晶體管陣列基板上，以實現(xiàn)逐行掃描的驅(qū)動方式。
[0003]通常,GOA電路主要由上拉部分(Pull-up part)、上拉控制部分(Pull_up controlpart)、下傳部分(Transfer part)、下拉部分(Pull-down part)、下拉維持電路部分(Pull-down Holding part)、以及負(fù)責(zé)電位抬升的上升部分(Boost part)組成,上升部分一般由一自舉電容構(gòu)成。
[0004]上拉部分主要負(fù)責(zé)將輸入的時鐘信號(Clock)輸出至薄膜晶體管的柵極，作為液晶顯示器的驅(qū)動信號。上拉控制部分主要負(fù)責(zé)控制上拉部分的打開，一般是由上級GOA電路傳遞來的信號作用。下拉部分主要負(fù)責(zé)在輸出掃描信號后，快速地將掃描信號(亦即薄膜晶體管的柵極的電位)拉低為低電平。下拉維持電路部分則主要負(fù)責(zé)將掃描信號和上拉部分的信號保持在關(guān)閉狀態(tài)(即設(shè)定的負(fù)電位)。上升部分則主要負(fù)責(zé)對上拉部分的電位進行二次抬升，確保上拉部分的正常輸出。
[0005]隨著低溫多晶娃(Low Temperature Poly-silicon,LTPS)半導(dǎo)體薄膜晶體管的發(fā)展，LTPS-TFT液晶顯示器也越來越受關(guān)注，LTPS-TFT液晶顯示器具有高分辨率、反應(yīng)速度快、高亮度、高開口率等優(yōu)點。由于低溫多晶硅較非晶硅(a-Si)的排列有次序，低溫多晶硅半導(dǎo)體本身具有超高的電子遷移率，比非晶硅半導(dǎo)體相對高100倍以上，可以采用GOA技術(shù)將柵極驅(qū)動器制作在薄膜晶體管陣列基板上，達到系統(tǒng)整合的目標(biāo)、節(jié)省空間及驅(qū)動IC的成本。然而，現(xiàn)有技術(shù)中針對低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的開發(fā)較少，尤其需要克服很多由于低溫多晶硅半導(dǎo)體薄膜晶體管電性本身帶來的問題。例如:傳統(tǒng)的非晶硅半導(dǎo)體薄膜晶體管的電學(xué)特性中閾值電壓一般大于0V，而且亞閾值區(qū)域的電壓相對于電流的擺幅較大，但是低溫多晶硅半導(dǎo)體薄膜晶體管的閾值電壓值較低(一般約為OV左右)，而且亞閾值區(qū)域的擺幅較小，而GOA電路在關(guān)態(tài)時很多元件操作與閾值電壓接近，甚至高于閾值電壓，這樣就會由于電路中TFT的漏電和工作電流的漂移，增加LTPS GOA電路設(shè)計的難度，很多適用于非晶硅半導(dǎo)體的掃描驅(qū)動電路，不能輕易的應(yīng)用到低溫多晶硅半導(dǎo)體的行掃描驅(qū)動電路中，會存在一些功能性問題，這樣將會直接導(dǎo)致LTPS GOA電路無法工作，所以在設(shè)計電路時必須要考慮到低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對GOA電路的影響。


【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對GOA驅(qū)動電路的影響，尤其是漏電問題帶來的GOA功能性不良；解決目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點電位不能處于較高的電位的問題。
[0007]為實現(xiàn)上述目的，本發(fā)明提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，包括級聯(lián)的多個GOA單元，設(shè)N為正整數(shù)，第N級GOA單元包括一上拉控制部分、一上拉部分、一第一下拉部分、一下拉維持電路部分和一下傳部分；
[0008]所述上拉控制部分包括第一晶體管，其柵極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的驅(qū)動輸出端，源極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的輸出端，漏極電性連接于第一節(jié)點；
[0009]所述上拉部分包括第二晶體管，其柵極電性連接于第一節(jié)點，源極電性連接于第一時鐘驅(qū)動信號，漏極電性連接于輸出端；
[0010]所述下拉維持電路部分電性連接于所述第一節(jié)點、輸出端、一直流恒壓高電位、及第一、第二、與第三直流恒壓低電位；
[0011]所述下拉維持電路部分采用高低電位反推設(shè)計，包括:
[0012]第三晶體管，所述第三晶體管的柵極和源極均電性連接于直流恒壓高電位，漏極電性連接于第五晶體管的源極；
[0013]第四晶體管，所述第四晶體管的柵極電性連接于第三晶體管的漏極，源極電性連接于直流恒壓高電位，漏極電性連接于第二節(jié)點；
[0014]第五晶體管，所述第五晶體管的柵極電性連接于第一節(jié)點，源極電性連接于第三晶體管的漏極，漏極電性連接于第一直流恒壓低電位；
[0015]第六晶體管，所述第六晶體管的柵極電性連接于第一節(jié)點，源極電性連接于第二節(jié)點，漏極電性連接于第八晶體管的柵極；
[0016]第七晶體管，所述第七晶體管的柵極電性連接于第一節(jié)點，源極電性連接于第二節(jié)點，漏極電性連接于第八晶體管的源極；
[0017]第八晶體管，所述第八晶體管的柵極電性連接于第六晶體管的漏極，源極電性連接于第七晶體管的漏極，漏極電性連接于第三直流恒壓低電位；
[0018]第十晶體管，所述第十晶體管的柵極電性連接于第二節(jié)點，源極電性連接于直流恒壓高電位，漏極電性連接于第七晶體管的漏極；
[0019]第十二晶體管，所述第十二晶體管的柵極電性連接于第二節(jié)點，源極電性連接于第一節(jié)點，漏極電性連接于第二直流恒壓低電位；
[0020]第十三晶體管，所述第十三晶體管的柵極電性連接于第二節(jié)點，源極電性連接于輸出端，漏極電性連接于第一直流恒壓低電位；
[0021]所述第三晶體管、第四晶體管、第五晶體管、第六晶體管、第七晶體管提供正向高電位，用于控制第十二晶體管和第十三晶體管的打開；所述第八晶體管構(gòu)成作用期間的負(fù)電位的反向自舉，用于在作用期間向第二節(jié)點提供更低電位；利用直流恒壓高電位在非作用期間向第二節(jié)點提供適當(dāng)?shù)母唠娢?，使得第一?jié)點與輸出端維持低電位；
[0022]所述第一下拉部分電性連接于所述第一節(jié)點、第二時鐘驅(qū)動信號及第二直流恒壓低電位，所述第一下拉部分依據(jù)第二時鐘驅(qū)動信號下拉所述第一節(jié)點的電位至所述第二直流恒壓低電位；
[0023]所述第一下拉部分包括一第十四晶體管，所述第十四晶體管的柵極電性連接于第二時鐘驅(qū)動信號，源極電性連接于第一節(jié)點，漏極電性連接于第二直流恒壓低電位；
[0024]所述下傳部分包括一第十五晶體管，所述第十五晶體管的柵極電性連接于第一節(jié)點，源極電性連接于第一時鐘驅(qū)動信號，漏極電性連接于驅(qū)動輸出端；
[0025]所述第三直流恒壓低電位〈第二直流恒壓低電位〈第一直流恒壓低電位。
[0026]所述下拉維持部分還包括第九晶體管，所述第九晶體管的柵極電性連接于第六晶體管的漏極，源極電性連接于第十晶體管的柵極，漏極電性連接于第三直流恒壓低電位；第十一晶體管，所述第十一晶體管的柵極與源極均電性連接于直流恒壓高電位，漏極電性連接于第十晶體管的柵極；第十晶體管的柵極與第二節(jié)點斷開。
[0027]所述第四晶體管、第七晶體管、與第八晶體管串聯(lián)。
[0028]所述基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，還包括一上升部分，所述上升部分電性連接于所述第一節(jié)點與輸出端之間，用來抬升所述第一節(jié)點的電位。
[0029]所述上升部分包括一電容，所述電容的一端電性連接于第一節(jié)點，另一端電性連接于輸出端。
[0030]第一時鐘驅(qū)動信號與第二時鐘驅(qū)動信號的波形占空比小于50/50 ;在第二時鐘驅(qū)動信號的高電位期間，所述第十四晶體管下拉所述第一節(jié)點的電位至所述第二直流恒壓低電位。
[0031]所述第一節(jié)點的信號輸出波形依據(jù)第一時鐘驅(qū)動信號與第二時鐘驅(qū)動信號的波形占空比的變化而變化。
[0032]所述第一節(jié)點的信號輸出波形呈“凸”字形。
[0033]所述GOA電路的第一級連接關(guān)系中，第一晶體管的柵極與源極均電性連接于電路的啟動信號端。
[0034]本發(fā)明的有益效果:本發(fā)明提供的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，在下拉維持電路部分采用高低電位反推設(shè)計，并設(shè)置依次降低的第一、第二、第三直流恒壓低電位、及一直流恒壓高電位，能夠解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對GOA驅(qū)動電路的影響，尤其是漏電問題帶來的GOA功能性不良；同時解決了目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點電位不能處于較高的電位的問題，有效維持第一節(jié)點和輸出端的低電位。

【專利附圖】

【附圖說明】
[0035]下面結(jié)合附圖，通過對本發(fā)明的【具體實施方式】詳細(xì)描述，將使本發(fā)明的技術(shù)方案及其它有益效果顯而易見。
[0036]附圖中，
[0037]圖1為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第一實施例的電路圖；
[0038]圖2為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第一實施例的第一級連接關(guān)系的電路圖；
[0039]圖3為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第二實施例的電路圖；
[0040]圖4為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第一種波形設(shè)置和關(guān)鍵節(jié)點的輸出波形圖；
[0041]圖5為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第二種波形設(shè)置和關(guān)鍵節(jié)點的輸出波形圖。

【具體實施方式】
[0042]為更進一步闡述本發(fā)明所采取的技術(shù)手段及其效果，以下結(jié)合本發(fā)明的優(yōu)選實施例及其附圖進行詳細(xì)描述。
[0043]請參閱圖1-2，本發(fā)明提供一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路。如圖1所示，該基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路包括:級聯(lián)的多個GOA單元，設(shè)N為正整數(shù)，第N級GOA單元包括一上拉控制部分100、一上拉部分200、一第一下拉部分400、一下拉維持電路部分500和一下傳電路600 ;還可包括一上升部分300。
[0044]所述上拉控制部分100包括第一晶體管Tl，其柵極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的驅(qū)動輸出端ST (N-1)，源極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的輸出端G(N-1)，漏極電性連接于第一節(jié)點Q(N)。
[0045]所述上拉部分200包括第二晶體管T2，其柵極電性連接于第一節(jié)點Q(N)，源極電性連接于第一時鐘驅(qū)動信號CKN，漏極電性連接于輸出端G(N)。
[0046]所述上升部分300包括一電容Cb，所述電容Cb的一端電性連接于第一節(jié)點Q(N)，另一端電性連接于輸出端G(N)。
[0047]所述下拉維持電路部分500電性連接于所述第一節(jié)點Q(N)、輸出端G(N)、一直流恒壓高電位H、及第一、第二、與第三直流恒壓低電位VSS1、VSS2、VSS3。具體的，所述下拉維持電路部分500包括:第三晶體管T3，所述第三晶體管T3的柵極和源極均電性連接于直流恒壓高電位H，漏極電性連接于第五晶體管T5的源極；第四晶體管T4，所述第四晶體管T4的柵極電性連接于第三晶體管T3的漏極，源極電性連接于直流恒壓高電位H，漏極電性連接于第二節(jié)點P(N);第五晶體管T5，所述第五晶體管T5的柵極電性連接于第一節(jié)點Q(N)，源極電性連接于第三晶體管T3的漏極，漏極電性連接于第一直流恒壓低電位VSSl ;第六晶體管T6，所述第六晶體管T6的柵極電性連接于第一節(jié)點Q(N)，源極電性連接于第二節(jié)點P(N)，漏極電性連接于第八晶體管T8的柵極；第七晶體管T7，所述第七晶體管T7的柵極電性連接于第一節(jié)點Q(N)，源極電性連接于第二節(jié)點P(N)，漏極電性連接于第八晶體管T8的源極；第八晶體管T8，所述第八晶體管T8的柵極電性連接于第六晶體管T6的漏極，源極電性連接于第七晶體管T7的漏極，漏極電性連接于第三直流恒壓低電位VSS3 ;第十晶體管T10，所述第十晶體管TlO的柵極電性連接于第二節(jié)點P(N)，源極電性連接于直流恒壓高電位H，漏極電性連接于第七晶體管T7的漏極；第十二晶體管T12，所述第十二晶體管T12的柵極電性連接于第二節(jié)點P(N)，源極電性連接于第一節(jié)點Q(N)，漏極電性連接于第二直流恒壓低電位VSS2 ;第十三晶體管T13，所述第十三晶體管T13的柵極電性連接于第二節(jié)點P(N)，源極電性連接于輸出端G(N)，漏極電性連接于第一直流恒壓低電位VSS1。
[0048]所述第一下拉部分400包括一第十四晶體管T14，所述第十四晶體管T14的柵極電性連接于第二時鐘驅(qū)動信號XCKN，源極電性連接于第一節(jié)點Q(N)，漏極電性連接于第二恒壓低電位VSS2。
[0049]所述下傳部分600包括一第十五晶體管T15，所述第十五晶體管T15的柵極電性連接于第一節(jié)點Q(N)，源極電性連接于第一時鐘驅(qū)動信號CKN，漏極電性連接于驅(qū)動輸出端ST(N)。
[0050]如圖2所示，所述GOA電路的第一級連接關(guān)系中，第一晶體管Tl的柵極與源極均電性連接于電路的啟動信號端STV。
[0051]需要特別說明的是，本發(fā)明基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路設(shè)置了一個直流恒壓高電位H、及三個直流恒壓低電位VSSl、VSS2、VSS3，且三個直流恒壓低電位依次降低，即，第三直流恒壓低電位VSS3〈第二直流恒壓低電位VSS2〈第一直流恒壓低電位VSSl，該三個直流恒壓低電位VSS1、VSS2、VSS3 一般分開獨立控制，便于進行不同電位的調(diào)節(jié)。
[0052]所述下拉維持電路部分500采用高低電位反推設(shè)計:所述第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7提供正向高電位，用于控制第十二晶體管T12和第十三晶體管T13的打開；所述第八晶體管T8構(gòu)成作用期間的負(fù)電位的反向自舉，用于在作用期間將第二節(jié)點P (N)拉低至至第三直流恒壓低電位VSS3電位；在非作用期間利用直流恒壓高電位H向第二節(jié)點P(N)提供適當(dāng)?shù)母唠娢?，使得第一?jié)點Q(N)與輸出端G(N)維持低電位，消除二者的波紋(Ripple)電壓。所述第四晶體管T4、第七晶體管T7、與第八晶體管T8串聯(lián)，能夠防止漏電。
[0053]具體的，所述下拉維持電路部分500中第三晶體管T3、第四晶體管T4受直流恒壓高電位H的控制處于導(dǎo)通狀態(tài)，在非作用期間，第五晶體管T5、第六晶體管T6、第七晶體管T7截止，由第四晶體管T4向第二節(jié)點P(N)提供一直流恒壓高電位H，第二節(jié)點P (N)為高電位時，第十二晶體管T12、第十三晶體管T13均導(dǎo)通，通過第十二晶體管下拉第一節(jié)點Q(N)的電位到第二直流恒壓低電位VSS2，通過第十三晶體管下拉輸出端G(N)的電位到第一直流恒壓低電位VSSl ;在作用期間，第五晶體管T5、第六晶體管T6、第七晶體管T7的柵極為從第一節(jié)點Q(N)傳來的高電位，第五晶體管T5、第六晶體管T6、第七晶體管T7均導(dǎo)通，通過第五晶體管T5下拉第四晶體管T4的柵極電位至第一恒壓直流低電位VSS1，第四晶體管截止，不再向第二節(jié)點P(N)提供直流恒壓高電位H，同時，第六晶體管T6接收從第二節(jié)點P (N)所傳來的直流恒壓高電位H，并將此直流恒壓高電位H傳到第八晶體管T8的柵極，此時，第七晶體管T7和第八晶體管T8均導(dǎo)通，通過第七晶體管T7和第八晶體管T8下拉第二節(jié)點P (N)的電位到一更低的第三直流恒壓低電位VSS3。
[0054]所述下拉維持電路部分500搭配直流恒壓高電位H、及三個直流恒壓低電位VSS1、VSS2、VSS3，能夠解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身的閾值電壓較低、亞閾值區(qū)域的擺幅較小等特性對GOA驅(qū)動電路的影響，尤其是漏電問題帶來的GOA功能性不良；同時解決了目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點電位不能處于較高的電位的問題，有效維持第一節(jié)點Q(N)和輸出端G(N)的低電位。
[0055]所述上升部分300用來在作用期間抬升所述第一節(jié)點Q(N)的電位。
[0056]所述第一下拉部分400用來在非作用期間依據(jù)第二時鐘驅(qū)動信號XCKN下拉所述第一節(jié)點Q(N)的電位至所述第二直流恒壓低電位VSS2。
[0057]所述GOA電路米用驅(qū)動輸出端ST(N)的驅(qū)動輸出信號作為上下級傳信號,用第N級GOA單元的上一級第N-1級GOA單元的驅(qū)動輸出端ST (N-1)與第N級GOA單元的驅(qū)動輸出端ST (N)進行上、下級傳，可以防止第一節(jié)點Q(N)的漏電，而且增加單獨的下傳部分600，能夠減弱輸出端G(N)的阻容延遲。
[0058]請參閱圖3，圖3為本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的第二實施例的電路圖。如圖3所示，該第二實施例與第一實例例區(qū)別在于，所述下拉維持部分500還包括第九晶體管T9，所述第九晶體管T9的柵極電性連接于第六晶體管T6的漏極，源極電性連接于第十晶體管TlO的柵極，漏極電性連接于第三直流恒壓低電位VSS3 ;第十一晶體管T11，所述第十一晶體管Tll的柵極與源極均電性連接于直流恒壓高電位H，漏極電性連接于第十晶體管的柵極；第十晶體管TlO的柵極與第二節(jié)點P(N)斷開。除此之外，其余部分與第一實施例相同，此處不再贅述。
[0059]圖4、圖5分別為兩種本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路的波形設(shè)置和關(guān)鍵節(jié)點的輸出波形圖。所述第一節(jié)點Q(N)的信號輸出波形依據(jù)第一時鐘驅(qū)動信號CKN與第二時鐘驅(qū)動信號XCKN波形占空比的變化而變化。圖4中所示的第一時鐘驅(qū)動信號CKN和第二時鐘驅(qū)動信號XCKN的波形占空比不同于圖5中所示的第一時鐘驅(qū)動信號CKN和第二時鐘驅(qū)動信號XCKN的波形占空比。圖4和圖5中，CK1N、CK2N分別表示第一條、第二條第一時鐘驅(qū)動信號CKN，XCK1N、XCK2N分別表示第一條、第二條第二時鐘驅(qū)動信號XCKN，第一時鐘驅(qū)動信號CKN與第二時鐘驅(qū)動信號XCKN的波形占空比均小于50/50 ;結(jié)合圖1，在第二時鐘驅(qū)動信號XCKN的高電位期間，所述第十四晶體管T14下拉所述第一節(jié)點Q(N)的電位至所述第二恒壓低電位VSS2。所述第一節(jié)點Q(N)的信號輸出波形呈“凸”字形，所述輸出端G(N)正常輸出。
[0060]綜上所述，本發(fā)明的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，在下拉維持電路部分采用高低電位反推設(shè)計，并設(shè)置依次降低的第一、第二、第三直流恒壓低電位、及一直流恒壓高電位，能夠解決低溫多晶硅半導(dǎo)體薄膜晶體管的自身特性對GOA驅(qū)動電路的影響，尤其是漏電問題帶來的GOA功能性不良；同時解決了目前基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路中下拉維持電路部分在非作用期間第二節(jié)點電位不能處于較高的電位的問題，有效維持第一節(jié)點和輸出端的低電位。
[0061]以上所述，對于本領(lǐng)域的普通技術(shù)人員來說，可以根據(jù)本發(fā)明的技術(shù)方案和技術(shù)構(gòu)思作出其他各種相應(yīng)的改變和變形，而所有這些改變和變形都應(yīng)屬于本發(fā)明權(quán)利要求的保護范圍。
【權(quán)利要求】
1.一種基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，包括級聯(lián)的多個GOA單元，設(shè)N為正整數(shù)，第N級GOA單元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、一下拉維持電路部分(500)和一下傳部分￠00)； 所述上拉控制部分(100)包括第一晶體管(Tl)，其柵極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的驅(qū)動輸出端(ST (N-1))，源極電性連接于該第N級GOA單元的上一級第N-1級GOA單元的輸出端(G(N-1))，漏極電性連接于第一節(jié)點(Q(N))； 所述上拉部分(200)包括第二晶體管(T2)，其柵極電性連接于第一節(jié)點(Q(N))，源極電性連接于第一時鐘驅(qū)動信號(CKN)，漏極電性連接于輸出端(G(N))； 所述下拉維持電路部分(500)電性連接于所述第一節(jié)點(Q(N))、輸出端(G(N))、一直流恒壓高電位(H)、及第一、第二、與第三直流恒壓低電位(VSS1、VSS2、VSS3)； 所述下拉維持電路部分(500)采用高低電位反推設(shè)計，包括: 第三晶體管(T3)，所述第三晶體管(T3)的柵極和源極均電性連接于直流恒壓高電位(H)，漏極電性連接于第五晶體管(T5)的源極； 第四晶體管(T4)，所述第四晶體管(T4)的柵極電性連接于第三晶體管(T3)的漏極，源極電性連接于直流恒壓高電位(H)，漏極電性連接于第二節(jié)點(P(N))； 第五晶體管(T5)，所述第五晶體管(T5)的柵極電性連接于第一節(jié)點(Q(N))，源極電性連接于第三晶體管(T3)的漏極，漏極電性連接于第一直流恒壓低電位(VSSl)； 第六晶體管(T6)，所述第六晶體管(T6)的柵極電性連接于第一節(jié)點(Q(N))，源極電性連接于第二節(jié)點(P(N))，漏極電性連接于第八晶體管(T8)的柵極； 第七晶體管(T7)，所述第七晶體管(T7)的柵極電性連接于第一節(jié)點(Q(N))，源極電性連接于第二節(jié)點(P(N))，漏極電性連接于第八晶體管(T8)的源極； 第八晶體管(T8)，所述第八晶體管(T8)的柵極電性連接于第六晶體管(T6)的漏極，源極電性連接于第七晶體管(T7)的漏極，漏極電性連接于第三直流恒壓低電位(VSS3)； 第十晶體管(TlO)，所述第十晶體管(TlO)的柵極電性連接于第二節(jié)點(P(N))，源極電性連接于直流恒壓高電位(H)，漏極電性連接于第七晶體管(T7)的漏極； 第十二晶體管(T12)，所述第十二晶體管(T12)的柵極電性連接于第二節(jié)點(P(N))，源極電性連接于第一節(jié)點(Q(N))，漏極電性連接于第二直流恒壓低電位(VSS2)； 第十三晶體管(T13)，所述第十三晶體管(T13)的柵極電性連接于第二節(jié)點(P(N))，源極電性連接于輸出端(G(N))，漏極電性連接于第一直流恒壓低電位(VSSl)； 所述第三晶體管(T3)、第四晶體管(T4)、第五晶體管(T5)、第六晶體管(T6)、第七晶體管(T7)提供正向高電位，用于控制第十二晶體管(T12)和第十三晶體管(T13)的打開；所述第八晶體管(T8)構(gòu)成作用期間的負(fù)電位的反向自舉，用于在作用期間向第二節(jié)點(P(N))提供更低電位；利用直流恒壓高電位(H)在非作用期間向第二節(jié)點(P(N))提供適當(dāng)?shù)母唠娢唬沟玫谝还?jié)點(Q(N))與輸出端(G(N))維持低電位； 所述第一下拉部分(400)電性連接于所述第一節(jié)點(Q(N))、第二時鐘驅(qū)動信號(XCKN)及第二直流恒壓低電位(VSS2)，所述第一下拉部分(400)依據(jù)第二時鐘驅(qū)動信號(XCKN)下拉所述第一節(jié)點(Q(N))的電位至所述第二直流恒壓低電位(VSS2)； 所述第一下拉部分(400)包括一第十四晶體管(T14)，所述第十四晶體管(T14)的柵極電性連接于第二時鐘驅(qū)動信號(XCKN)，源極電性連接于第一節(jié)點(Q(N))，漏極電性連接于第二直流恒壓低電位(VSS2)； 所述下傳部分(600)包括一第十五晶體管(T15)，所述第十五晶體管(T15)的柵極電性連接于第一節(jié)點(Q(N))，源極電性連接于第一時鐘驅(qū)動信號(CKN)，漏極電性連接于驅(qū)動輸出端(ST(N))； 所述第三直流恒壓低電位(VSS3)〈第二直流恒壓低電位(VSS2)〈第一直流恒壓低電位(VSSl)。
2.如權(quán)利要求1所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述下拉維持電路部分(500)還包括第九晶體管(T9)，所述第九晶體管(T9)的柵極電性連接于第六晶體管(T6)的漏極，源極電性連接于第十晶體管(TlO)的柵極，漏極電性連接于第三直流恒壓低電位(VSS3);第十一晶體管(Tll)，所述第十一晶體管(Tll)的柵極與源極均電性連接于直流恒壓高電位(H)，漏極電性連接于第十晶體管(TlO)的柵極；第十晶體管(TlO)的柵極與第二節(jié)點(P(N))斷開。
3.如權(quán)利要求1所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述第四晶體管(T4)、第七晶體管(T7)、與第八晶體管(T8)串聯(lián)。
4.如權(quán)利要求1所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，還包括一上升部分(300)，所述上升部分(300)電性連接于所述第一節(jié)點(Q(N))與輸出端(G(N))之間，用來抬升所述第一節(jié)點(Q(N))的電位。
5.如權(quán)利要求4所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述上升部分(300)包括一電容(Cb)，所述電容(Cb)的一端電性連接于第一節(jié)點(Q(N))，另一端電性連接于輸出端(G(N))。
6.如權(quán)利要求1所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，第一時鐘驅(qū)動信號(CKN)與第二時鐘驅(qū)動信號(XCKN)的波形占空比小于50/50 ;在第二時鐘驅(qū)動信號(XCKN)的高電位期間，所述第十四晶體管(T14)下拉所述第一節(jié)點(Q(N))的電位至所述第二直流恒壓低電位(VSS2)。
7.如權(quán)利要求4所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述第一節(jié)點(Q(N))的信號輸出波形依據(jù)第一時鐘驅(qū)動信號(CKN)與第二時鐘驅(qū)動信號(XCKN)的波形占空比的變化而變化。
8.如權(quán)利要求7所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述第一節(jié)點(Q(N))的信號輸出波形呈“凸”字形。
9.如權(quán)利要求1所述的基于低溫多晶硅半導(dǎo)體薄膜晶體管的GOA電路，其特征在于，所述GOA電路的第一級連接關(guān)系中，第一晶體管(Tl)的柵極與源極均電性連接于電路的啟動信號端(STV)。
【文檔編號】G09G3/36GK104464656SQ201410609156
【公開日】2015年3月25日 申請日期:2014年11月3日 優(yōu)先權(quán)日:2014年11月3日
【發(fā)明者】肖軍城 申請人:深圳市華星光電技術(shù)有限公司