移位寄存器單元及其驅動方法、移位寄存器、顯示裝置制造方法
【專利摘要】本發(fā)明提供一種移位寄存器單元及其驅動方法、移位寄存器、顯示裝置，屬于顯示【技術領域】，其可解決現有的移位寄存器單元輸出的信號不穩(wěn)定的問題。本發(fā)明的移位寄存器單元，包括輸入模塊、上拉模塊、輸出控制模塊和輸出下拉模塊；所述輸入模塊連接信號輸入端、第一時鐘信號輸入端和低電平信號端；所述輸出控制模塊連接第二時鐘信號輸入端和高電平信號端；所述上拉模塊連接高電平信號端；所述輸出下拉模塊連接第一時鐘信號輸入端、第二時鐘信號輸入端、高電平信號端和低電平信號端。
【專利說明】移位寄存器單元及其驅動方法、移位寄存器、顯示裝置
【技術領域】
[0001]本發(fā)明屬于顯示【技術領域】，具體涉及一種移位寄存器單元及其驅動方法、移位寄存器、顯示裝置。
【背景技術】
[0002]目前，主動矩陣有機發(fā)光二極管￡11111:1:111?010(16 5^10120)發(fā)展迅速，同時陣列基板上的驅動電路辦?一!" 011紅!'￡17,60^)技術也隨之有了很大的進步。
[0003]由于八101^0自主發(fā)光的原因，所以要需要兩種⑶八，一種是控制與每一行像素連接的棚線打開或者關閉的60八電路，簡稱(^1:6 60八，另一種是控制每一行像素發(fā)光的發(fā)光控制⑶八電路，簡稱￡1111881011⑶八電路。&111881011⑶八電路是艦01^0顯示產品中不可或缺的電路，當某行像素被打開時，配合&1118810?。、前穗娐份敵龅碗娖娇刂圃撔械南袼匕l(fā)光，而發(fā)明人發(fā)現現有&111881011⑶八電路的輸出不能提供穩(wěn)定的低電平，從而使像素發(fā)光不穩(wěn)定，而且由于時鐘信號的影響使輸出低電平出現抖動的現象，導致顯示品質下降。
【發(fā)明內容】
[0004]本發(fā)明所要解決的技術問題包括，針對現有的移位寄存器存在的上述的問題，提供一種可以輸出穩(wěn)定信號的移位寄存器單元及其驅動方法、移位寄存器、顯示裝置。
[0005]解決本發(fā)明技術問題所采用的技術方案是一種移位寄存器單元，包括輸入模塊、上拉模塊、輸出控制模塊和輸出下拉模塊；
[0006]所述輸入模塊連接信號輸入端、第一時鐘信號輸入端和低電平信號端，用于在第一時鐘信號輸入端輸入的信號控制下將信號輸入端輸入的信號提供給第一節(jié)點，并根據第一時鐘信號輸入端輸入的信號和低電平信號端輸入的低電平信號控制第二節(jié)點的電位；
[0007]所述輸出控制模塊連接第二時鐘信號輸入端和高電平信號端，用于在第一節(jié)點、第二節(jié)點、第二時鐘信號輸入端輸入的信號和高電平信號端輸入的高電平信號的控制下，控制第三節(jié)點的電位；
[0008]所述上拉模塊連接高電平信號端，用于在第三節(jié)點電位的控制下將信號輸出端的電平上拉為高電平；
[0009]所述輸出下拉模塊連接第一時鐘信號輸入端、第二時鐘信號輸入端、高電平信號端和低電平信號端，用于在第三節(jié)點電位、第一時鐘信號輸入端輸入的信號、第二時鐘信號輸入端輸入的信號、高電平信號端輸入的高電平、低電平信號端輸入的低電平信號控制下下拉信號輸出端的電位。
[0010]優(yōu)選的是，所述輸入模塊包括第一輸入單元和第二輸入單元，所述第一輸入單元連接信號輸入端和第一時鐘信號輸入端，用于在第一時鐘信號輸入端輸入的信號控制下控制第一節(jié)點的電位；
[0011]所述第二輸入單元連接第一節(jié)點、第一時鐘信號輸入端和低電平信號端，用于在第一節(jié)點和第一時鐘信號輸入端輸入的信號控制下控制第二節(jié)點的電位。
[0012]進一步優(yōu)選的是，所述第一輸入單元包括第一晶體管，所述第二輸入單元包括第二晶體管和第三晶體管；其中，
[0013]所述第一晶體管的第一極連接信號輸入端，第二極連接第二晶體管的控制極和第一節(jié)點，控制極連接第一時鐘信號輸入端；
[0014]所述第二晶體管的第一極連接第一時鐘信號輸入端，第二極連接第三晶體管的第二極和第二節(jié)點；
[0015]所述第三晶體管的第一極連接低電平信號端，控制極連接第一時鐘信號輸入端。
[0016]優(yōu)選的是，所述輸出控制模塊包括第一輸出控制單元、第二輸出控制單元和第三輸出控制單元，所述第一輸出控制單元連接在第一節(jié)點與第二節(jié)點之間，用于在第二節(jié)點和第二時鐘信號輸入端輸入的時鐘信號控制下上拉第一節(jié)點的電位；
[0017]所述第二輸出控制單元用于根據第一節(jié)點的電位和第二時鐘信號輸入端輸入的信號控制下控制第三節(jié)點的電位；
[0018]所述第三輸出控制單元用于在第二節(jié)點的電位控制下，將高電平信號端輸入的高電平信號輸出到第三節(jié)點。
[0019]進一步優(yōu)選的是，所述第一輸出控制單元包括:第六晶體管和第七晶體管，所述第二輸出控制單元包括:第五晶體管和第一電容，所述第三輸出控制單元包括:第四晶體管和第二電容；
[0020]所述第六晶體管的第一極連接高電平信號端，第二極連接第七晶體管的第一極，控制極連接第三晶體管的第二極和第二節(jié)點；
[0021]所述第七晶體管的第二極連接第一晶體管的第二極和第一節(jié)點，控制極連接第二時鐘信號輸入端；
[0022]所述第五晶體管的第一極連接第二時鐘信號輸入端，第二極連接第四節(jié)點，控制極連接第一晶體管的第二極；
[0023]所述第一電容的第一端連接第一晶體管的第二極和第七晶體管的第二極，第二端連接第四節(jié)點和第五晶體管的第二極；
[0024]所述第四晶體管的第一極連接高電平信號，第二極連接第五晶體管的第二極，控制極連接第三晶體管的第二極；
[0025]所述第二電容的第一端連接第二晶體管的第二極和第二節(jié)點，第二端連接第四晶體管的第一極和高電平信號。
[0026]優(yōu)選的是，所述輸出下拉模塊包括第一輸出下拉單元和第二輸出下拉單元，
[0027]所述第一輸出下拉單元連接第二時鐘信號輸入端，用于在第二時鐘信號輸入端輸入的信號控制下下拉信號輸出端的電位；
[0028]所述第二輸出下拉單元用于在第三節(jié)點的電位、第一時鐘信號輸入端輸入的信號的控制下，將信號輸出端的電位下拉到低電平信號端的電位。
[0029]進一步優(yōu)選的是，所述第一輸出下拉單元包括:第三電容和第四電容，所述第二輸出下拉單元包括:第八晶體管、第九晶體管和第十一晶體管；其中，
[0030]所述第八晶體管的第一極連接高電平信號端，第二極連接第九晶體管的第一極和第四節(jié)點，控制極連接第三節(jié)點；
[0031]所述第九晶體管的第二極連接低電平信號端，控制極連接第一時鐘信號輸入端；
[0032]所述第十一晶體管的第一極連接信號輸出端，第二極連接低電平信號端，控制極連接第四節(jié)點；
[0033]所述第三電容的第一端連接第二時鐘信號輸入端，第二端連接第四節(jié)點；
[0034]所述第四電容的第一端連接第三節(jié)點，第二端連接信號輸出端。
[0035]優(yōu)選的是，所述上拉模塊包括第十晶體管，
[0036]所述第十晶體管的第一極連接高電平信號端，第二極連接信號輸出端，控制極連接第三節(jié)點。
[0037]解決本發(fā)明技術問題所采用的技術方案是一種移位寄存器，其包括上述移位寄存器單元。
[0038]解決本發(fā)明技術問題所采用的技術方案是一種顯示裝置，其包括上述移位寄存器。
[0039]解決本發(fā)明技術問題所采用的技術方案是一種移位寄存器單元的驅動方法，
[0040]在第一時段,信號輸入端輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點和第二節(jié)點的電位下拉為低電平，輸出控制模塊控制第三節(jié)點的電位被上拉為高電平，輸出下拉模塊將第四節(jié)點下拉為低電平，信號輸出端輸出低電平信號；
[0041]在第二時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在輸出控制模塊的控制下第一節(jié)點的電位保持為低電平，第三節(jié)點的電位下拉為低電平，輸入模塊將第二節(jié)點的電位上拉為高電平，上拉模塊輸出高電平信號給信號輸出端，輸出下拉模塊保持信號輸出端的電位為高電平；
[0042]在第三時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點的電位上拉為高電平，第二節(jié)點的電位下拉為低電平，在輸出控制模塊的控制下第三節(jié)點的電位上拉為高電平，在輸出下拉模塊的控制下第四節(jié)點電位變?yōu)楦唠娖?，信號輸出端口輸出的電位較時段降低；
[0043]在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，輸出控制模塊將第一節(jié)點電位保持為高電平，第二節(jié)點的電位保持為低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，輸出下拉模塊將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平信號；
[0044]在第五時段,信號輸入端輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點的電位保持為高電平，第二節(jié)點的電位保持低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，輸出下拉模塊將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平信號。
[0045]優(yōu)選的是，所述輸入模塊包括第一輸入單兀和第二輸入單兀；所述輸出控制模塊包括第一輸出控制單元、第二輸出控制單元和第三輸出控制單元；所述輸出下拉模塊包括第一輸出下拉單元和第二輸出下拉單元；所述驅動方法包括:
[0046]在第一時段,信號輸入端輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位下拉為低電平，第二輸入單元將第二節(jié)點下拉為低電平，第二輸出控制單元和第三輸出控制單元將第三節(jié)點的電位上拉為高電平，第二輸出下拉單兀將第四節(jié)點下拉為低電平，信號輸出端輸出低電平^[目號；
[0047]在第二時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在第一輸出控制單元的控制下第一節(jié)點的電位保持為低電平，第二輸入單元將第二節(jié)點的電位上拉為高電平，第二輸出控制單元將第三節(jié)點的電位上拉為高電平，上拉模塊輸出高電平信號給信號輸出端，第一輸出下拉單元保持信號輸出端的電位為高電平；
[0048]在第三時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位上拉為高電平，第二輸入單元將第二節(jié)點的電位下拉為低電平，在第三輸出控制單元的控制下將第三節(jié)點的電位上拉為高電平，在第一輸出下拉單元的控制下第四節(jié)點電位上拉為高電平，由于第四節(jié)點放電，信號輸出端口輸出的電位較第二時段降低；
[0049]在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第三輸出控制單元將第二節(jié)點電位保持低電平，通過第一輸出控制單元將第一節(jié)點電位上拉為高電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第一輸出下拉單兀將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平^[目號；
[0050]在第五時段,信號輸入端輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位保持為高電平，第二輸入單元將第二節(jié)點的電位保持低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第二輸出下拉單元將第四節(jié)點的電位保持為低電平，信號輸出端輸出低電平信號。
【專利附圖】
【附圖說明】
[0051]圖1為本發(fā)明的實施例1的移位寄存器單元的示意圖；
[0052]圖2為本發(fā)明的實施例1的移位寄存器單元的優(yōu)選方式的示意圖；
[0053]圖3為本發(fā)明的實施例1的移位寄存器單元的原理圖；
[0054]圖4為本發(fā)明的實施例1的移位寄存器單元工作的時序圖；
[0055]圖5為本發(fā)明的實施例1的移位寄存器的示意圖。
【具體實施方式】
[0056]為使本領域技術人員更好地理解本發(fā)明的技術方案，下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細描述。
[0057]本發(fā)明實施例中的所采用的晶體管可以為薄膜晶體管或場效應管或其他特性的相同器件，由于采用的晶體管的源極和漏極是對稱的，所以其源極、漏極時沒有區(qū)別的。在本發(fā)明實施例中，為區(qū)分晶體管的源極和漏極，將其中一極稱為第一極，另一極稱為第二極，柵極稱為控制極。此外按照晶體管的特性區(qū)分可以將晶體管分為~型和？型，以下實施例中是以？型晶體管進行說明的，當采用？型晶體管時，第一極為？型晶體管的源極，第二極為？型晶體管的漏極?？梢韵氲降氖遣捎脋型晶體管實現是本領域技術人員可以在沒有付出創(chuàng)造性勞動前提下輕易想到的，因此也是在本發(fā)明實施例的保護范圍內的。
[0058]實施例1:
[0059]本實施例提供一種移位寄存器單元，如圖1所示，其包括:輸入模塊1、輸出控制模塊2、上拉模塊3和輸出下拉模塊4 ；
[0060]所述輸入模塊1連接信號輸入端1冊111、第一時鐘信號輸入端(?和低電平信號端V[，用于在第一時鐘信號輸入端(?輸入的時鐘信號控制下將信號輸入端輸入的信號提供給第一節(jié)點附，并根據第一時鐘信號輸入端(?輸入的信號和低電平信號端禮輸入的低電平信號控制第二節(jié)點吧的電位；
[0061]所述輸出控制模塊2連接第二時鐘信號輸入端0(8和高電平信號端V！！，用于在第一節(jié)點~1、第二節(jié)點吧、第二時鐘信號輸入端0(8輸入的信號和高電平信號端犯輸入的高電平信號的控制下，控制第三節(jié)點吧的電位；
[0062]所述上拉模塊3連接高電平信號端犯，用于在第三節(jié)點吧電位的控制下將信號輸出端0口I？口I的電平上拉為高電平；
[0063]所述輸出下拉模塊4連接第一時鐘信號輸入端(^、第二時鐘信號輸入端0(8、高電平信號端V??！和低電平信號端V[，用于在第三節(jié)點^3電位、第一時鐘信號輸入端(?輸入的信號、第二時鐘信號輸入端0?輸入的信號、高電平信號端犯輸入的高電平、低電平信號端VI輸入的低電平信號控制下下拉信號輸出端0171？171的電位。
[0064]在本實施例中，輸出下拉模塊4與輸入模塊1、上拉模塊3、輸出控制模塊2相配合，從而使得該移位寄存器單元的信號輸出端0 口 I？ 口 I輸出穩(wěn)定的低電平信號，從而提高了顯示品質；特別是本實施例中的下拉模塊4其在工作過程中不受時鐘信號的影響，從而同樣保證了信號輸出端輸出穩(wěn)定的低電平信號(具體的結合下述的移位寄存器的驅動方法進行描述)。
[0065]如圖2所示，優(yōu)選地，所述輸入模塊1包括第一輸入單元11和第二輸入單元12，所述第一輸入單兀11連接信號輸入端1^？11了和第一時鐘信號輸入端(?，用于在第一時鐘信號輸入端(?輸入的信號控制下控制第一節(jié)點附的電位；所述第二輸入單元12連接第一節(jié)點X1、第一時鐘信號輸入端(?和低電平信號端V匕用于在第一節(jié)點附和第一時鐘信號輸入端(?輸入的時鐘信號控制下控制第二節(jié)點吧的電位。
[0066]所述輸出控制模塊2包括第一輸出控制單元21、第二輸出控制單元22和第三輸出控制單元23，所述第一輸出控制單元21連接在第一節(jié)點附與第二節(jié)點吧之間，用于在第二節(jié)點吧和第二時鐘信號輸入端0(8輸入的時鐘信號控制下上拉第一節(jié)點附的電位；所述第二輸出控制單元22用于根據第一節(jié)點附的電位和第二時鐘信號輸入端0(8輸入的信號控制下控制第三節(jié)點吧的電位；所述第三輸出控制單元23用于在第二節(jié)點吧的電位控制下，將高電平信號端犯輸入的高電平輸出到第三節(jié)點吧。
[0067]所述輸出下拉模塊4包括第一輸出下拉單元41和第二輸出下拉單元42，所述第一輸出下拉單元41和第二輸出下拉單元42通過第四節(jié)點財連接，所述第一輸出下拉單元41連接第二時鐘信號輸入端0(8，用于在第二時鐘信號輸入端0(8輸入的信號控制下下拉信號輸出端0口I？口I的電位；所述第二輸出下拉單元42用于在第三節(jié)點吧的電位、第一時鐘信號輸入端(?輸入的時鐘信號的控制下，將信號輸出端0爪？爪的電位下拉到低電平信號端V[的電位。
[0068]綜上，本實施例的移位寄存器單元的結構簡單，易于實現。
[0069]相應的，本實施例提供一種上述移位寄存器單元的驅動方法，其包括:
[0070]在第一時段，信號輸入端1冊111輸入低電平信號，第一時鐘信號輸入端(?輸入低電平信號，第二時鐘信號輸入端18輸入高電平信號，輸入模塊1將第一節(jié)點附和第二節(jié)點吧的電位下拉為低電平，輸出控制模塊2控制第三節(jié)點吧的電位被上拉為高電平，輸出下拉模塊4將第四節(jié)點財下拉為低電平，信號輸出端0口I？口I輸出低電平信號。
[0071]在第二時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端(?輸入高電平信號，第二時鐘信號輸入端18輸入低電平信號，在輸出控制模塊2的控制下第一節(jié)點附的電位保持為低電平，輸入模塊1將第二節(jié)點吧的電位上拉為高電平，第三節(jié)點吧的電位下拉為低電平，上拉模塊3輸出高電平信號給信號輸出端0口I？口I，輸出下拉模塊4保持信號輸出端0口I？口I的電位為高電平。
[0072]在第三時段，信號輸入端'輸出高電平信號，第一時鐘信號輸入端(?輸入低電平信號，第二時鐘信號輸入端18輸入高電平信號，輸入模塊1將第一節(jié)點附的電位上拉為高電平，第二節(jié)點吧的電位下拉為低電平，在輸出控制模塊2的控制下第三節(jié)點吧的電位上拉為高電平，在輸出下拉模塊4的控制下第四節(jié)點財電位變?yōu)楦唠娖?，但因為第四?jié)點財有放電，信號輸出端0口I？口I 口輸出的電位較七2時段降低。
[0073]在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端(?輸入高電平信號，第二時鐘信號輸入端18輸入低電平信號，輸出控制模塊2將第一節(jié)點附電位保持為高電平，第二節(jié)點吧的電位保持為低電平，在第二節(jié)點吧的電位的控制下，第三節(jié)點吧輸出高電平，輸出下拉模塊4將第四節(jié)點財的電位下拉為低電平，信號輸出端0口I？口！'輸出低電平信號。
[0074]在第五時段,信號輸入端輸入高電平信號，第一時鐘信號輸入端(?輸入低電平信號，第二時鐘信號輸入端0(8輸入高電平信號，輸入模塊1將第一節(jié)點附的電位保持為高電平，第二節(jié)點吧的電位保持低電平，在第二節(jié)點吧的電位的控制下，第三節(jié)點吧保持高電平，輸出下拉模塊4將第四節(jié)點財的電位保持低電平，信號輸出端0口I？口I輸出低電平信號，
[0075]第六階段與第四階段工作過程相同，信號輸出端0口I？口I保持輸出低電平信號，直到下一幀信號輸入端輸入低電平信號，以為寄存器單元重新開始工作。
[0076]在該移位寄存器單兀的驅動方法中,輸出下拉模塊4與輸入模塊1、上拉模塊3、輸出控制模塊2相配合，從而使得該移位寄存器單兀的信號輸出端輸出穩(wěn)定的低電平信號，從而提高了顯示品質；特別是本實施例中的輸出下拉模塊4其在工作過程中不受時鐘信號的影響，從而同樣保證了信號輸出端輸出穩(wěn)定的低電平信號。
[0077]當上述移位寄存器單元中的輸入模塊1包括第一輸入單元11和第二輸入單元12 ；輸出控制模塊2包括第一輸出控制單元21、第二輸出控制單元22和第三輸出控制單元23 ；輸出下拉模塊4包括第一輸出下拉單元41和第二輸出下拉單元42 ；該移位寄存器單元的驅動方法具體還可以包括:
[0078]在第一時段，信號輸入端'輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端爪叩扣礎輸入高電平信號，第一輸入單兀11將第一節(jié)點附的電位下拉為低電平，第二輸入單元12將第二節(jié)點吧下拉為低電平，第二輸出控制單元和第三輸出控制單元將第三節(jié)點吧的電位上拉為高電平，第二輸出下拉單元將第四節(jié)點財下拉為低電平，信號輸出端0口I？口I輸出低電平信號。
[0079]在第二時段，信號輸入端I冊口I輸出高電平信號，第一時鐘信號輸入端I冊口 1(?輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在第一輸出控制單兀21的控制下第一節(jié)點附的電位保持為低電平，第二輸入單元12將第二節(jié)點吧的電位上拉為高電平，第二輸出控制單元22將第三節(jié)點吧的電位上拉為高電平，上拉模塊3輸出高電平信號給信號輸出端0口I？口I，第一輸出下拉單元41保持信號輸出端0口I？口I的電位為高電平。
[0080]在第三時段，信號輸入端I見輸出高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端爪叩扣礎輸入高電平信號，第一輸入單兀11將第一節(jié)點附的電位上拉為高電平，第二輸入單元12將第二節(jié)點吧的電位下拉為低電平，在第三輸出控制單元23的控制下將第三節(jié)點吧的電位保持高電平，在第一輸出下拉單元41的控制下第四節(jié)點財電位變?yōu)楦唠娖?，信號輸出?口I？口I 口輸出的電位較第二時段降低。
[0081〕 在第四時段，信號輸入端I冊口I輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第三輸出控制單兀將第二節(jié)點吧電位保持低電平，通過第一輸出控制單元21將第一節(jié)點附電位上拉為高電平，在第二節(jié)點吧的電位的控制下，第三節(jié)點吧保持高電平，第一輸出下拉單元41將第四節(jié)點財的電位保持低電平，信號輸出端0口I？口I輸出低電平信號。
[0082]在第五時段，信號輸入端'輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端爪叩扣礎輸入高電平信號，第一輸入單兀11將第一節(jié)點附的電位保持為高電平，第二輸入單元12將第二節(jié)點吧的電位保持低電平，在第二節(jié)點吧的電位的控制下，第三節(jié)點吧保持高電平，第二輸出下拉單元42將第四節(jié)點財的電位保持低電平，信號輸出端0口I？口I輸出低電平信號。
[0083]第六階段與第四階段工作過程相同，信號輸出端0口I？口I保持輸出低電平信號，直到下一幀信號輸入端爪叩I輸入低電平信號，以為寄存器單元重新開始工作。
[0084]由此可知，上述的移位寄存器單元的驅動方法，時序簡單，且易于控制，因此更容易實現。
[0085]優(yōu)選地，所述輸入模塊包括第一輸入單兀11和第二輸入單兀12 ；所述輸出控制模塊包括第一輸出控制單元21、第二輸出控制單元22和第三輸出控制單元23 ；所述輸出下拉模塊包括第一輸出下拉單元31和第二輸出下拉單元32 ；所述驅動方法包括:
[0086]在第一時段,信號輸入端輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位下拉為低電平，第二輸入單元將第二節(jié)點下拉為低電平，第二輸出控制單元和第三輸出控制單元將第三節(jié)點的電位上拉為高電平，第二輸出下拉單兀將第四節(jié)點下拉為低電平，信號輸出端輸出低電平^[目號；
[0087]在第二時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在第一輸出控制單元的控制下第一節(jié)點的電位保持為低電平，第二輸入單元將第二節(jié)點的電位上拉為高電平，第二輸出控制單元將第三節(jié)點的電位上拉為高電平，上拉模塊輸出高電平信號給信號輸出端，第一輸出下拉單元保持信號輸出端的電位為高電平；
[0088]在第三時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位上拉為高電平，第二輸入單元將第二節(jié)點的電位下拉為低電平，在第三輸出控制單元的控制下將第三節(jié)點的電位上拉為高電平，在第一輸出下拉單元的控制下第四節(jié)點電位上拉為高電平，由于第四節(jié)點放電，信號輸出端口輸出的電位較第二時段降低；
[0089]在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第三輸出控制單元將第二節(jié)點電位保持低電平，通過第一輸出控制單元將第一節(jié)點電位上拉為高電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第一輸出下拉單兀將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平^[目號；
[0090]在第五時段,信號輸入端輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位保持為高電平，第二輸入單元將第二節(jié)點的電位保持低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第二輸出下拉單元將第四節(jié)點的電位保持為低電平，信號輸出端輸出低電平信號。
[0091]如圖3所示，作為本實施例的一種優(yōu)選方式，所述第一輸入單元11包括第一晶體管丁1，所述第二輸入單元12包括第二晶體管12和第三晶體管13 ；其中，所述第一晶體管丁1的第一極連接信號輸入端I冊爪，第二極連接第二晶體管了2的控制極和第一節(jié)點[，控制極連接第一時鐘信號輸入端(? ；所述第二晶體管！'2的第一極連接第一時鐘信號輸入端I，第二極連接第三晶體管13的第二極和第二節(jié)點吧；所述第三晶體管13的第一極連接低電平信號端禮，控制極連接第一時鐘信號輸入端I。所述第一輸出控制單元21包括:第六晶體管16和第七晶體管17，所述第二輸出控制單兀22包括:第五晶體管15和第一電容01，所述第三輸出控制單元23包括:第四晶體管14和第二電容02 ；所述第六晶體管16的第一極連接高電平信號端犯，第二極連接第七晶體管17的第一極，控制極連接第三晶體管13的第二極和第二節(jié)點吧；所述第七晶體管17的第二極連接第一晶體管II的第二極和第一節(jié)點[，控制極連接第二時鐘信號輸入端0(8 ；所述第五晶體管15的第一極連接第二時鐘信號輸入端0(8，第二極連接第四節(jié)點財，控制極連接第一晶體管II的第二極；所述第一電容01的第一端連接第一晶體管II的第二極和第七晶體管17的第二極，第二端連接第四節(jié)點財和第五晶體管15的第二極；所述第四晶體管14的第一極連接高電平信號端犯，第二極連接第五晶體管15的第二極，控制極連接第三晶體管13的第二極；所述第二電容02的第一端連接第二晶體管12的第二極和第二節(jié)點吧，第二端連接第四晶體管14的第一極和高電平信號端V！！。所述第一輸出下拉單兀41包括:第三電容03和第四電容04，所述第二輸出下拉單元42包括:第八晶體管18、第九晶體管19和第十一晶體管111 ；其中，所述第八晶體管18的第一極連接高電平信號端犯，第二極連接第九晶體管19的第一極和第四節(jié)點財，控制極連接第三節(jié)點吧；所述第九晶體管19的第二極連接低電平信號端V匕控制極連接第一時鐘信號輸入端I；所述第十一晶體管111的第一極連接信號輸出端，第二極連接低電平信號端禮，控制極連接第四節(jié)點財；所述第三電容03的第一端連接第二時鐘信號輸入端0(8，第二端連接第四節(jié)點財；所述第四電容04的第一端連接第三節(jié)點吧，第二端連接信號輸出端。所述上拉模塊3包括第十晶體管110，所述第十晶體管110的第一極連接高電平信號端犯，第二極連接信號輸出端，控制極連接第三節(jié)點吧。
[0092]結合圖3和4說明本實施例的具體移位寄存器單元的驅動方法:
[0093]在1:1時段，信號輸入端輸出低電平信號，第二時鐘信號輸入端0(8輸入的信號為高電平信號，第一時鐘信號輸入端(?輸入的信號為低電平信號，從而第一晶體管丁1導通，信號輸入端I冊爪輸入的信號為低電平信號，所以連接第一晶體管II的第二極和第五晶體管15的控制極的第一節(jié)點附為低電平，使得第二晶體管12和第五晶體管15導通，此時由于第二時鐘信號輸入端0(8輸入的信號為高電平信號，因此連接第四晶體管14的第二極和第五晶體管了5的第二極的第三節(jié)點^3為高電平，由于第一時鐘信號輸入端(?輸入的信號為低電平信號，因此第三晶體管13同時導通，連接第三晶體管13的第二極、第四晶體管14的控制極和第二電容02第一端的第二節(jié)點吧為低電平，因此第六晶體管16導通；由于第二時鐘信號輸入端0(8輸入的信號為高電平信號，故第七晶體管17關閉，由于第二節(jié)點吧為低電平，使得第四晶體管14導通，同樣第三節(jié)點吧為高電平，由于第三節(jié)點吧為高電平，故使得第八晶體管18和第十晶體管110關閉；由于第一時鐘信號輸入端I，19導通，所以連接第八晶體管18的第二極、第九晶體管19的第二極、第十一晶體管111的控制極、第三電容03的第二端和第四晶體管14的第一端的第四節(jié)點財為低電平，故第十一晶體管!'11導通，由于第^ 晶體管111的第一極接低電平信號，故信號輸出端'輸出為低電平。
[0094]在丨2時段，信號輸入端I冊爪輸出高電平信號，第二時鐘信號輸入端0(8輸入的信號為低電平信號，第一時鐘信號輸入端(?輸入的信號為高電平信號，此時，第一晶體管XI和第三晶體管13關閉，由于第一電容的保持作用，此時第一節(jié)點附仍然為低電平，第二時鐘信號輸入端003輸入的信號為低電平信號，由于第一電容的稱合作用，此時第一節(jié)點附的電位更低，把第三節(jié)點吧的電壓拉低，同時使得第二晶體管12導通，第一時鐘信號輸入端(?輸入的信號為高電平信號，此時把第二節(jié)點吧的電壓拉高，使得第四晶體管丁4關閉，第三節(jié)點吧保持第二時鐘信號輸入端0(8輸入的低電平，此時使得第八晶體管丁8和第十晶體管110導通，第四節(jié)點財由于第三電容03的耦合效應被瞬間拉低，但是由于第八晶體管18導通，所以第四節(jié)點財被瞬間拉低后立即變成高電位，故第十一晶體管111關閉，第十晶體管110導通，所以信號輸出端⑶1？11輸出為高電平。
[0095]在七3時段，信號輸入端I冊口I輸出高電平信號，第二時鐘信號輸入端0(8輸入的信號為高電平信號，第一時鐘信號輸入端(?輸入的信號為低電平信號，從而第一晶體管丁1導通，信號輸入端I'輸入的信號為高電平信號，所以第一節(jié)點附為高電平，使得第二晶體管12和第五晶體管15關閉，第二時鐘信號輸入端0(8輸入的信號為高電平信號，因此第三節(jié)點吧為高電平，第一時鐘信號輸入端(?輸入的信號為低電平信號，使節(jié)點吧為低電平，從而第四晶體管14導通，也使第三節(jié)點吧為高電平，由于第三節(jié)點吧為高電平，使得第八晶體管18和第十晶體管110關閉，由于第三電容03的耦合效應和第四電容04的保持作用，第四節(jié)點財瞬時變高，隨后保持高電位，使得第^^一晶體管111關閉，輸出保持高電平，但是由于第一時鐘信號輸入端(?輸入的信號為低電平信號，第九晶體管19導通，由于第三電容03和第四電容04的作用，所以第四節(jié)點財進行放電，導致雖然輸出是高電平，但是電壓有所降低。
[0096]在1:4時段，信號輸入端輸出高電平信號，第二時鐘信號輸入端0(8輸入的信號為低電平信號，第一時鐘信號輸入端(?輸入的信號為高電平信號，此時，第一晶體管XI和第三晶體管13關閉，此時第一節(jié)點附為高電平，第二晶體管12和第五晶體管15關閉；由于第二電容02的保持作用，第二節(jié)點吧為低電平，第六晶體管16導通，第二時鐘信號輸入端0(8輸入的信號為低電平信號，第七晶體管17導通，從而保持第一節(jié)點附高電平，進而保證第三節(jié)點吧不受第二時鐘信號輸入端0(8輸入的信號的影響，穩(wěn)定為高電平，同時由于節(jié)點吧為低電平，使得第四晶體管14導通，節(jié)點第三節(jié)點吧電位仍為高電平，第八晶體管18和第十晶體管110關閉；由于第一時鐘信號輸入端(?輸入的信號為高電平信號，第九晶體管19關閉，第二時鐘信號輸入端0(8輸入的信號為低電平信號，由于第三電容03的耦合效應，第四節(jié)點財的電位被拉為低電平，在第一時鐘信號輸入端(?輸入的信號為高電平信號時，利用接第二時鐘信號輸入端0(8輸入的信號的第三電容03降低第四節(jié)點財的電位，使信號輸出端的輸出平穩(wěn),不受第一時鐘信號輸入端(?輸入的信號的影響，使第^^一晶體管111導通，信號輸出端0口I？口I的輸出穩(wěn)定的低電平。
[0097]在丨5時段，信號輸入端I冊爪輸出高電平信號，第二時鐘信號輸入端0(8輸入的信號為高電平信號，第一時鐘信號輸入端(?輸入的信號為低電平信號，從而第一晶體管丁1導通，信號輸入端I'輸入的信號為高電平信號，所以第一節(jié)點附為高電平，使得第二晶體管12和第五晶體管15關閉，第三晶體管13導通，使得第二節(jié)點吧為低電平，從而使得第四晶體管14導通，第三節(jié)點吧高電平，進而使得第八晶體管18和第十晶體管110關閉，由于上一時刻第三節(jié)點吧為低電平保持在第四電容04中，此刻由于第三電容03的耦合效應，使得第四節(jié)點財被瞬時拉高，但是由于第九晶體管19導通，第四節(jié)點財被置為低電平，故第^^一晶體管111導通，信號輸出端⑶I？口I的輸出為低電平。
[0098]可以看出的是，從0時段，無論第二時鐘信號輸入端0(8輸入的信號為為低電平還是高電平，由于第三電容03和第四電容(?的使用，信號輸出端⑶I？口I的輸出不受時鐘信號的影響，輸出穩(wěn)定的低電平。
[0099]從比時段開始重復丨4，沾時段的過程，不在贅述。
[0100]需要說明的是，在本實施例中第四電容04為優(yōu)選地，也可以沒有第四電容04，其不影響整個工作狀態(tài)，在此不詳細描述了。
[0101]相應的，本實施例提供了一種移位寄存器，其包括多個級聯的上述的移位寄存器單元，其中每一級移位寄存器單元的信號輸出端0口I？口I輸出的信號作為其下一級的信號輸入端的輸入信號，第一極的移位寄存器單兀的信號輸入端接巾貞選通信號317。
[0102]如圖5所示，具體的每個移位寄存器單元中第一時鐘信號輸入端1、第二時鐘信號輸入端0(8、高電平信號端犯、低電平信號端VI分別連接與各信號端對應的信號線，用于引入相應的信號。每個移位寄存器中信號輸入端所輸入的信號分別為21〈1?、21?2?……21〈奸1? (其中21〈1?為317信號)，信號輸出端0口I？口I作為其下一級移位寄存器單兀的輸入，例如說，第一個移位寄存器單兀的信號輸出端輸出的信號也就是第二個移位寄存器單兀輸入的信號輸入端所輸入的信號21〈2?。同時信號輸出端
0口丁?口I的輸出端連接與其對應的像素單元中，即圖中所述的如〈1?、20?2?.......￡0〈吣，
以使像素單元中的發(fā)光器件發(fā)光。
[0103]相應的，本實施例還提供一種顯示裝置，其包括上述移位寄存器，該顯示裝置可以為:手機、平板電腦、電視機、顯示器、筆記本電腦、數碼相框、導航儀等任何具有顯示功能的產品或部件。
[0104]由于本實施例的顯示裝置包括上述移位寄存器故其性能更好。
[0105]當然，本實施例的顯示裝置中還可以包括其他常規(guī)結構，如顯示驅動單元等。
[0106]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領域內的普通技術人員而言，在不脫離本發(fā)明的精神和實質的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【權利要求】
1.一種移位寄存器單元，其特征在于，包括:輸入模塊、上拉模塊、輸出控制模塊和輸出下拉模塊； 所述輸入模塊連接信號輸入端、第一時鐘信號輸入端和低電平信號端，用于在第一時鐘信號輸入端輸入的信號控制下將信號輸入端輸入的信號提供給第一節(jié)點，并根據第一時鐘信號輸入端輸入的信號和低電平信號端輸入的低電平信號控制第二節(jié)點的電位； 所述輸出控制模塊連接第二時鐘信號輸入端和高電平信號端，用于在第一節(jié)點、第二節(jié)點、第二時鐘信號輸入端輸入的信號和高電平信號端輸入的高電平信號的控制下，控制第三節(jié)點的電位； 所述上拉模塊連接高電平信號端，用于在第三節(jié)點電位的控制下將信號輸出端的電平上拉為高電平； 所述輸出下拉模塊連接第一時鐘信號輸入端、第二時鐘信號輸入端、高電平信號端和低電平信號端，用于在第三節(jié)點電位、第一時鐘信號輸入端輸入的信號、第二時鐘信號輸入端輸入的信號、高電平信號端輸入的高電平、低電平信號端輸入的低電平信號控制下下拉信號輸出端的電位。
2.根據權利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊包括第一輸入單元和第二輸入單元，所述第一輸入單元連接信號輸入端和第一時鐘信號輸入端，用于在第一時鐘信號輸入端輸入的信號控制下控制第一節(jié)點的電位； 所述第二輸入單元連接第一節(jié)點、第一時鐘信號輸入端和低電平信號端，用于在第一節(jié)點和第一時鐘信號輸入端輸入的信號控制下控制第二節(jié)點的電位。
3.根據權利要求2所述的移位寄存器單元，其特征在于，所述第一輸入單元包括第一晶體管，所述第二輸入單元包括第二晶體管和第三晶體管；其中， 所述第一晶體管的第一極連接信號輸入端，第二極連接第二晶體管的控制極和第一節(jié)點，控制極連接第一時鐘信號輸入端； 所述第二晶體管的第一極連接第一時鐘信號輸入端，第二極連接第三晶體管的第二極和第二節(jié)點； 所述第三晶體管的第一極連接低電平信號端，控制極連接第一時鐘信號輸入端。
4.根據權利要求1所述的移位寄存器單元，其特征在于，所述輸出控制模塊包括第一輸出控制單元、第二輸出控制單元和第三輸出控制單元，所述第一輸出控制單元連接在第一節(jié)點與第二節(jié)點之間，用于在第二節(jié)點和第二時鐘信號輸入端輸入的時鐘信號控制下上拉第一節(jié)點的電位； 所述第二輸出控制單元用于根據第一節(jié)點的電位和第二時鐘信號輸入端輸入的信號控制下控制第三節(jié)點的電位； 所述第三輸出控制單元用于在第二節(jié)點的電位控制下，將高電平信號端輸入的高電平信號輸出到第三節(jié)點。
5.根據權利要求4所述的移位寄存器單元，其特征在于，所述第一輸出控制單元包括:第六晶體管和第七晶體管，所述第二輸出控制單元包括:第五晶體管和第一電容，所述第三輸出控制單元包括:第四晶體管和第二電容； 所述第六晶體管的第一極連接高電平信號端，第二極連接第七晶體管的第一極，控制極連接第三晶體管的第二極和第二節(jié)點； 所述第七晶體管的第二極連接第一晶體管的第二極和第一節(jié)點，控制極連接第二時鐘信號輸入端； 所述第五晶體管的第一極連接第二時鐘信號輸入端，第二極連接第四節(jié)點，控制極連接第一晶體管的第二極； 所述第一電容的第一端連接第一晶體管的第二極和第七晶體管的第二極，第二端連接第四節(jié)點和第五晶體管的第二極； 所述第四晶體管的第一極連接高電平信號端，第二極連接第五晶體管的第二極，控制極連接第三晶體管的第二極； 所述第二電容的第一端連接第二晶體管的第二極和第二節(jié)點，第二端連接第四晶體管的第一極和高電平信號端。
6.根據權利要求1所述的移位寄存器單元，其特征在于，所述輸出下拉模塊包括第一輸出下拉單元和第二輸出下拉單元，所述第一輸出下拉單元和第二輸出下拉單元通過第四節(jié)點連接； 所述第一輸出下拉單元連接第二時鐘信號輸入端，用于在第二時鐘信號輸入端輸入的信號控制下下拉信號輸出端的電位； 所述第二輸出下拉單元用于在第三節(jié)點的電位、第一時鐘信號輸入端輸入的信號的控制下，將信號輸出端的電位下拉到低電平信號端的電位。
7.根據權利要求6所述的移位寄存器單元，其特征在于，所述第一輸出下拉單元包括:第三電容和第四電容，所述第二輸出下拉單元包括:第八晶體管、第九晶體管和第十一晶體管;其中， 所述第八晶體管的第一極連接高電平信號端，第二極連接第九晶體管的第一極和第四節(jié)點，控制極連接第三節(jié)點； 所述第九晶體管的第二極連接低電平信號端，控制極連接第一時鐘信號輸入端； 所述第十一晶體管的第一極連接信號輸出端，第二極連接低電平信號端，控制極連接第四節(jié)點； 所述第三電容的第一端連接第二時鐘信號輸入端，第二端連接第四節(jié)點； 所述第四電容的第一端連接第三節(jié)點，第二端連接信號輸出端。
8.根據權利要求1所述的移位寄存器單元，其特征在于，所述上拉模塊包括第十晶體管， 所述第十晶體管的第一極連接高電平信號端，第二極連接信號輸出端，控制極連接第三節(jié)點。
9.一種移位寄存器，其特征在于，包括多個級聯的如權利要求1至8中任意一項所述的移位寄存器單元。
10.一種顯示裝置，其特征在于，包括權利要求9所述的移位寄存器。
11.一種移位寄存器單元的驅動方法，其特征在于，包括: 在第一時段，信號輸入端輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點和第二節(jié)點的電位下拉為低電平，輸出控制模塊控制第三節(jié)點的電位被上拉為高電平，輸出下拉模塊將第四節(jié)點下拉為低電平，信號輸出端輸出低電平信號； 在第二時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在輸出控制模塊的控制下第一節(jié)點的電位保持為低電平，第三節(jié)點的電位下拉為低電平，輸入模塊將第二節(jié)點的電位上拉為高電平，上拉模塊輸出高電平信號給信號輸出端，輸出下拉模塊保持信號輸出端的電位為高電平； 在第三時段,信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點的電位上拉為高電平，第二節(jié)點的電位下拉為低電平，在輸出控制模塊的控制下第三節(jié)點的電位上拉為高電平，在輸出下拉模塊的控制下第四節(jié)點電位變?yōu)楦唠娖剑捎诘谒墓?jié)點放電，信號輸出端口輸出的電位較時段降低； 在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，輸出控制模塊將第一節(jié)點電位保持為高電平，第二節(jié)點的電位保持為低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，輸出下拉模塊將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平信號； 在第五時段，信號輸入端輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，輸入模塊將第一節(jié)點的電位保持為高電平，第二節(jié)點的電位保持低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，輸出下拉模塊將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平信號。
12.根據權利要求11所述的移位寄存器單元的驅動方法，其特征在于，所述輸入模塊包括第一輸入單元和第二輸入單元；所述輸出控制模塊包括第一輸出控制單元、第二輸出控制單元和第三輸出控制單元；所述輸出下拉模塊包括第一輸出下拉單元和第二輸出下拉單元；所述驅動方法包括: 在第一時段，信號輸入端輸入低電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位下拉為低電平，第二輸入單元將第二節(jié)點下拉為低電平，第二輸出控制單元和第三輸出控制單元將第三節(jié)點的電位上拉為高電平，第二輸出下拉單元將第四節(jié)點下拉為低電平，信號輸出端輸出低電平信號; 在第二時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，在第二輸出控制單元的控制下第一節(jié)點的電位保持為低電平，第二輸入單元將第二節(jié)點的電位上拉為高電平，第二輸出控制單元將第三節(jié)點的電位上拉為高電平，上拉模塊輸出高電平信號給信號輸出端，第一輸出下拉單元保持信號輸出端的電位為高電平； 在第三時段,信號輸入端輸出高電平信號,第一時鐘信號輸入端輸入低電平信號,第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位上拉為高電平，第二輸入單元將第二節(jié)點的電位下拉為低電平，在第三輸出控制單元的控制下將第三節(jié)點的電位上拉為高電平，在第一輸出下拉單元的控制下第四節(jié)點電位上拉為高電平，由于第四節(jié)點放電，信號輸出端口輸出的電位較第二時段降低； 在第四時段，信號輸入端輸出高電平信號，第一時鐘信號輸入端輸入高電平信號，第二時鐘信號輸入端輸入低電平信號，第三輸出控制單元將第二節(jié)點電位保持低電平，通過第一輸出控制單元將第一節(jié)點電位上拉為高電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第一輸出下拉單兀將第四節(jié)點的電位下拉為低電平，信號輸出端輸出低電平信號; 在第五時段，信號輸入端輸入高電平信號，第一時鐘信號輸入端輸入低電平信號，第二時鐘信號輸入端輸入高電平信號，第一輸入單元將第一節(jié)點的電位保持為高電平，第二輸入單元將第二節(jié)點的電位保持低電平，在第二節(jié)點的電位的控制下，第三節(jié)點輸出高電平，第二輸出下拉單元將第四節(jié)點的電位保持為低電平，信號輸出端輸出低電平信號。
【文檔編號】G09G3/32GK104318904SQ201410669868
【公開日】2015年1月28日 申請日期:2014年11月20日 優(yōu)先權日:2014年11月20日
【發(fā)明者】嵇鳳麗, 玄明花, 金泰逵 申請人:京東方科技集團股份有限公司, 鄂爾多斯市源盛光電有限責任公司