一種全高清液晶陣列驅(qū)動電路的制作方法
【專利摘要】本實用新型公開了一種全高清液晶陣列驅(qū)動電路，該驅(qū)動電路包括一個FPGA模塊、一個可調(diào)正負電源模塊、一個ADG3123信號轉(zhuǎn)換模塊和一個高壓擴展模塊。所述驅(qū)動電路可同時產(chǎn)生多路時序獨立的全高清液晶陣列高速驅(qū)動信號，信號的電壓范圍寬，具有較大的電流輸出能力，所有信號的正負電壓，同步變化，正負電壓幅值實時獨立連續(xù)可調(diào)，顯著減少元件數(shù)量，降低硬件成本，提高集成度和可靠性。
【專利說明】—種全高清液晶陣列驅(qū)動電路

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種液晶驅(qū)動電路，更具體地，涉及一種全聞清液晶陣列驅(qū)動電路。

【背景技術(shù)】
[0002]TFT液晶陣列，在灌注液晶后，需由外部提供信號，直接驅(qū)動液晶陣列動作，顯示不同的畫面，以此檢測液晶陣列是否正常工作，檢測結(jié)果正常的液晶陣列，才會邦定外部的驅(qū)動1C，并組裝背光等部件，制作為成品液晶屏。
[0003]全高清(FHD，1920*1080分辨率)的液晶陣列，因其本身特性決定，在現(xiàn)有液晶陣列驅(qū)動信號的基礎(chǔ)上，對驅(qū)動信號增加了諸多要求:1)信號通道多，有的接近30路，所有信號均為模擬信號，2)信號波形隨時間實時變化，且信號的最大正負電壓范圍大，可達-40V?+40V，3)信號的上升沿/下降沿，需小于0.1微秒，4)每個信號要求具有一定的電流驅(qū)動能力，一般要求超過10mA電流輸出，5)部分信號，正負電壓范圍相同，但各個信號有獨立的精確時序(Timing)要求,時序設(shè)定的單位為0.1微秒。
[0004]圖1為現(xiàn)有液晶陣列驅(qū)動信號電路的一種不意圖。圖1包括MCU模塊1-1、DAC數(shù)模轉(zhuǎn)換模塊1-2、固定電源模塊1-3和放大電路1-4。MCU模塊1-1作為主控模塊，通過數(shù)據(jù)總線和片選/讀寫控制等信號，實時改變DAC數(shù)模轉(zhuǎn)換模塊1-2的輸出，經(jīng)低壓放大模塊1-4進行放大，得到放大電壓范圍的信號輸出，此電壓范圍不超出運算放大器的正負電源范圍。固定電源模塊1-3，負責為低壓放大模塊1-4提供固定的正負工作電源。
[0005]圖1所示電路，因其所采用的架構(gòu)及工作原理，在信號速度、輸出信號通道擴展、信號電壓范圍、電路穩(wěn)定性等方面，都受到明顯的限制，可適應(yīng)原有液晶陣列產(chǎn)品測試需求，但無法滿足全高清液晶陣列驅(qū)動信號的要求:1)定時精度不足:通常的MCU，其定時精度，可以達到毫秒級，但無法滿足I微秒的精確定時，更無法以0.1微秒精度，在不同時段，向DAC數(shù)模轉(zhuǎn)換模塊1-2寫入不同的數(shù)據(jù)，從而產(chǎn)生精確時序的電壓波形。2)擴展不便，難以實現(xiàn)較多通道的驅(qū)動信號輸出:高速DAC數(shù)模轉(zhuǎn)換芯片，為提高數(shù)據(jù)刷新速度，均采用并行總線接口，以10位精度計算，不計片選、讀寫等控制線，需10根并行數(shù)據(jù)線，才可輸出一路電壓信號，經(jīng)處理及放大，產(chǎn)生一路液晶陣列驅(qū)動信號。以圖1所示電路，每增加一路獨立的液晶驅(qū)動信號，需增加10根獨立的數(shù)據(jù)線。以30路液晶驅(qū)動信號為例，高速DAC數(shù)模轉(zhuǎn)換芯片所需數(shù)據(jù)線需300根，數(shù)量相當可觀，很多情況下，是不可接受的。3)電路復(fù)雜:每增加一路驅(qū)動信號，都需要增加一個高速DAC數(shù)模轉(zhuǎn)換芯片，并獨立控制讀寫，操作復(fù)雜，電路穩(wěn)定性降低。4)驅(qū)動信號電壓范圍窄:低壓放大模塊1-4，采用常規(guī)運算放大器，工作電源小于±22V，若使用轉(zhuǎn)換速度快的運算放大器，則其工作電壓多小于±18V，低壓放大模塊的輸出信號，其電壓范圍，還要窄于此工作電壓范圍。


【發(fā)明內(nèi)容】

[0006]針對現(xiàn)有技術(shù)中輸出信號定時精度低、信號通道擴展不便、信號電壓范圍窄、電路復(fù)雜、硬件成本高的問題，本實用新型提供一種適應(yīng)全高清液晶陣列檢測的要求的高壓高速驅(qū)動電路，以提高信號時序精度，方便擴展輸出信號通道數(shù)，較大擴展輸出信號電壓范圍，能夠很大地減少高速DAC數(shù)模轉(zhuǎn)換芯片數(shù)量，生產(chǎn)成本明顯降低。
[0007]為了解決上述技術(shù)問題，本實用新型是通過以下技術(shù)方案實現(xiàn)的。
[0008]一種全高清液晶陣列驅(qū)動電路，該驅(qū)動電路包括中央處理器模塊，信號轉(zhuǎn)換模塊，高壓擴展模塊，所述中央處理器模塊輸出高速數(shù)字信號至信號轉(zhuǎn)換模塊，經(jīng)信號轉(zhuǎn)換模塊轉(zhuǎn)換為電壓信號，該電壓信號經(jīng)高壓擴展模塊輸出高壓高速信號。
[0009]進一步，所述中央處理器電路和信號轉(zhuǎn)換模塊還連接有用于給其供電的可調(diào)電源模塊。
[0010]進一步，所述中央處理器模塊為FPGA模塊。
[0011]進一步，所述信號轉(zhuǎn)換模塊為ADG3123信號轉(zhuǎn)換模塊。
[0012]進一步，所述高壓擴展模塊包括低壓高速運算放大器，電阻(Rl、R2、、R3、、R4、、R5)、NPN晶體管Ql、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4，所述低壓高速運算放大器Ul由低壓正電源+LV，和低壓負電源-LV供電，且其同相輸入端接低壓信號輸入端Vi，所述電阻Rl與Ul的反相輸入端連接；電阻R2連接在高壓擴展模塊的高壓信號輸出端Vo和運算放大器Ul的反相輸入端之間；所述運算放大器Ul的輸出端與NPN晶體管Ql的基極和PNP晶體管Q2的基極連接，且NPN晶體管Ql的集電極連接電阻R3，PNP晶體管Q2的集電極連接電阻R4，所述NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地；所述PNP功率晶體管Q3的基極和集電極與電阻R3的兩端連接；所述NPN功率晶體管Q4的基極和集電極與電阻R4的兩端連接；所述電阻R6的一端接高壓信號輸出端V0，另一端接地；所述運算放大器Ul的反相輸入端和NPN晶體管Ql的基極之間跨接有電容Cl，電阻R2兩端與電容C2并聯(lián)，高壓信號輸出端Vo和NPN晶體管Ql的發(fā)射極之間連接有電容C3。
[0013]與現(xiàn)有技術(shù)相比，本實用新型的有益之處是:1)時序精確，以FPGA作為主控單元，可實現(xiàn)以0.1微秒精度，輸出多路獨立的時序邏輯信號，2)便于擴展信號輸出通道，較之通常用10位數(shù)據(jù)線來同時控制一個信號的時序和電壓波形，改為由FPGA的多個管腳，同時輸出多路高速時序邏輯信號，各輸出信號的時序由此時序邏輯信號決定，而各輸出信號幅值和正負電壓的絕對大小由正負電源產(chǎn)生電路和高壓擴展電路的放大倍數(shù)共同決定，輸出信號的正負電壓范圍最大可達±40V ；3)輸出信號正負電壓獨立連續(xù)可調(diào)，且多路輸出信號的正負電壓同步變化；4)高速，信號的上升沿/下降沿小于0.1微秒；5)每路信號具有10mA電流輸出能力，完全滿足全高清液晶陣列的驅(qū)動要求，大為減少元件數(shù)量，降低硬件成本，減小電路體積，降低電路復(fù)雜性。

【專利附圖】

【附圖說明】
[0014]下面結(jié)合附圖對本實用新型的【具體實施方式】作進一步詳細的說明。
[0015]圖1為現(xiàn)有液晶陣列驅(qū)動/[目號電路的一種不意圖。
[0016]圖2為本實用新型的電路硬件結(jié)構(gòu)框圖。
[0017]圖3為本實用新型中高壓擴展I的電路工作原理圖。

【具體實施方式】
[0018]為了更清楚地說明本實用新型，下面結(jié)合優(yōu)選實施例和附圖對本實用新型做進一步的說明。附圖中相似的部件以相同的附圖標記進行表示。本領(lǐng)域技術(shù)人員應(yīng)當理解，下面所具體描述的內(nèi)容是說明性的而非限制性的，不應(yīng)以此限制本實用新型的保護范圍。
[0019]圖2為本實用新型的驅(qū)動電路優(yōu)選實施例的硬件結(jié)構(gòu)框圖，由FPGA模塊2-1、可調(diào)正負電源模塊2-2、ADG3123信號轉(zhuǎn)換模塊2_3和高壓擴展模塊2_4組成。
[0020]所述FPGA 模塊 2-1，采用 XILINX 公司的 XC3S200 高速 FPGA (Field ProgrammableGate Array，現(xiàn)場可編程邏輯陣列)，作為系統(tǒng)的主控單元，XC3S200最大工作頻率可達200MHz，管腳輸出信號頻率可輕松達到100MHz，即0.01微秒精度。FPGA模塊2_1，一方面負責產(chǎn)生DAC控制信號，送至可調(diào)正負電源模塊2-2，產(chǎn)生相應(yīng)的、正負電壓幅值獨立可調(diào)的多路正負電源，作為ADG3123信號轉(zhuǎn)換模塊2-3的正負工作電源；另一方面，F(xiàn)PGA模塊2_1在多個輸出管腳上，以0.1微秒的精度，同時輸出多路獨立的高速時序邏輯信號(高速時序輸入I?高速時序輸入N)。
[0021]高速時序邏輯信號(高速時序輸入I?高速時序輸入N)，送入ADG3123信號轉(zhuǎn)換模塊2-3進行第一次信號處理，ADG3123信號轉(zhuǎn)換模塊2-3內(nèi)包含多個信號轉(zhuǎn)換子單元(信號轉(zhuǎn)換I?信號轉(zhuǎn)換N)，所有信號轉(zhuǎn)換子單元，共同連接可調(diào)正負電源2-2所輸出的多路正負電源，作為其工作電源。經(jīng)ADG3123信號轉(zhuǎn)換模塊2-3處理后，得到多路中間信號(中間信號I?中間信號N)，所有中間信號的時序，由高速時序邏輯信號的時序決定，而中間信號的瞬時高電壓，等于當前可調(diào)正負電源模塊2-2的正電壓輸出，中間信號的瞬時低電壓，等于可調(diào)正負電源模塊2-2的負電壓輸出。
[0022]中間信號的電壓范圍雖然初步變寬，但ADG3123芯片本身特性決定，中間信號正負電壓絕對值之和最大為35V，相當于±18V，離所需±40V的規(guī)格差距較大，同時，所有中間信號，不具備電流驅(qū)動能力。故將中間信號，送入高壓擴展模塊2-4進行第二次信號處理。高壓擴展模塊2-4內(nèi)部，有多路獨立、電路完全相同的高壓擴展電路(高壓擴展I?高壓擴展N)，分別對中間信號I?中間信號N進行處理，得到電壓范圍高壓放大(最大可達±40V)，并具有最大10mA的驅(qū)動能力的驅(qū)動信號(驅(qū)動信號I?驅(qū)動信號N)，此多路驅(qū)動信號(驅(qū)動信號I?驅(qū)動信號N)，完全可滿足全高清液晶陣列驅(qū)動所需的高速(上升/下降沿0.1微秒)、寬電壓范圍(±40V)，最大具有10mA電流輸出要求。
[0023]通過FPGA模塊2-1，實時獨立改變可調(diào)正負電源模塊2_2的正電源或負電源輸出，可連續(xù)改變多路中間信號的正負電壓瞬時值，經(jīng)高壓擴展模塊2-4高壓放大，實現(xiàn)實時調(diào)整驅(qū)動信號的正負電壓值。
[0024]圖3顯示了圖2中高壓擴展模塊2-4所含高壓擴展I的內(nèi)部電路原理圖，包括一個低壓高速運算放大器U1、五個電阻(Rl、R2、、R3、、R4、、R5)、NPN晶體管Ql、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4、兩個高壓電源(+HV、-HV)、兩個低壓電源(+LV、-LV), 一個低壓信號輸入端Vi, 一個高壓信號輸出端Vo組成。
[0025]常規(guī)的低壓放大電路中，低壓運算放大器和后級負責電流放大的晶體管，采用同一組低壓電源供電，此低壓放大電路，其輸出信號的電壓范圍、轉(zhuǎn)換速度，均由運算放大器決定:1)普通運算放大器的工作電壓，通常小于±22V，則輸出信號的電壓范圍，最大只能達到±20V左右；2)運算放大器的工作電壓范圍，和運算放大器的轉(zhuǎn)換速度，這兩個性能，無法同時兼得:工作電壓范圍大的運算放大器，其轉(zhuǎn)換速度慢，而轉(zhuǎn)換速度快的運算放大器，其工作電壓范圍小。因此，常規(guī)的低壓放大電路，無法輸出同時滿足高速、高電壓范圍的驅(qū)動信號。
[0026]高壓擴展模塊2-4中，低壓高速運算放大器，和后級負責電流放大的晶體管，分別采用兩組獨立的電源:低壓電源(+LV、-LV)，為低壓高速運算放大器Ul供電，而高壓電源(+HV, -HV)，為負責電流放大的晶體管網(wǎng)絡(luò)供電。相對于常規(guī)的低壓運放電路，將影響輸出信號的轉(zhuǎn)換速度和電壓范圍的因素分別處理，具有以下優(yōu)點，可同時滿足高速、高電壓范圍的要求。
[0027]I)輸出信號的電壓范圍，由高壓電源(+HV、-HV)決定，不受運算放大器工作電壓范圍的限制。故輸出信號的電壓范圍，可大大高于運算放大器的工作電壓范圍。
[0028]2)輸出信號的轉(zhuǎn)換速度，由運算放大器決定，與輸出信號電壓范圍無關(guān)。在選擇運算放大器時，無需擔心其工作電壓范圍太窄會導(dǎo)致輸出信號電壓范圍太小，只需考慮速度特性，可供選擇的芯片大為增加。
[0029]低壓高速運算放大器Ul，由低壓正電源+LV，和低壓負電源-LV供電，低壓高速運算放大器Ul的同相輸入端接低壓信號輸入端Vi，低壓正電源+LV，和低壓負電源-LV，分別連接低壓高速運算放大器Ul的正負電源輸入端，低壓信號輸入端Vi接運算放大器Ul的同相輸入端，電阻Rl的一端接地，另一端連接運算放大器Ul的反相輸入端，電阻R2跨接于高壓信號輸出端Vo和運算放大器Ul的反相輸入端；
[0030]運算放大器Ul的輸出端，連接NPN晶體管Ql的基極和PNP晶體管Q2的基極，高壓正電源+VH，經(jīng)電阻R3，連接NPN晶體管Ql的集電極，高壓負電源-VH，經(jīng)電阻R4，連接PNP晶體管Q2的集電極，NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地，PNP功率晶體管Q3的基極和集電極，連接電阻R3的兩端，NPN功率晶體管Q4的基極和集電極，連接電阻R4的兩端，電阻R6 —端接高壓信號輸出端V0，另一端接地。
[0031]電容Cl跨接于運算放大器Ul的反相輸入端和NPN晶體管Ql的基極，電容C2與電阻R2兩端并聯(lián)，電容C3連接高壓信號輸出端Vo和NPN晶體管Ql的發(fā)射極。
[0032]圖3高壓擴展電路的工作原理如下:
[0033]低壓高速運算放大器Ul，沒有采用通常的運算放大器電源電壓擴展電路，而是由低壓正電源+LV，和低壓負電源-LV供電，這兩個電源均可使用低壓高速運算放大器Ul規(guī)格書中所允許的任何正常工作電壓，以低壓正電源+LV = +15V,低壓負電源-LV = -15V為例，運算放大器Ul正負電源電壓值固定且對稱，避免了運算放大器常規(guī)電源電壓擴展，所導(dǎo)致的不同輸出時運放參數(shù)漂移的問題。
[0034]高壓正電源+VH、高壓負電源-VH，電壓取值與低壓高速運算放大器Ul的工作電源完全獨立，可遠遠大于低壓高速運算放大器Ul的工作電源電壓范圍，此處以高壓正電源+VH = +48V、高壓負電源-VH = -48V為例。
[0035]當?shù)蛪狠斎胄盘朧i為正電壓，此時運算放大器Ul的輸出端30為正電壓，NPN晶體管Ql導(dǎo)通，電流由高壓正電源+HV，經(jīng)電阻R3、NPN晶體管Q1，流入電阻R5，并在電阻R3兩端形成一定的電壓差，此壓差使PNP功率晶體管Q3導(dǎo)通，電流由高壓正電源+HV經(jīng)PNP功率晶體管Q3流入電阻R6，而電阻R2、電阻Rl，將高壓輸出信號Vo分壓反饋到運算放大器Ul的反相輸入端，電路平衡時，高壓輸出信號Vo = (l+R2/Rl)*Vi，增大R2/R1比值，可使高壓輸出信號Vo電壓值,大于低壓正電源+LV,實現(xiàn)最高+40V的電壓輸出。
[0036]與此類似，若低壓輸入信號Vi為負電壓，此時運算放大器Ul的輸出端30為負電壓，PNP晶體管Q2導(dǎo)通，電流經(jīng)電阻R5、PNP晶體管Q2、電阻R4，流入高壓負電源-HV，并在電阻R4兩端形成一定的電壓差，此壓差使NPN功率晶體管Q4導(dǎo)通，電流經(jīng)電阻R6、NPN功率晶體管Q4，流入高壓負電源-HV，對輸入的負電壓進行放大，高壓輸出信號Vo電壓值，大于低壓負電源-LV,實現(xiàn)最低-40V的電壓輸出。
[0037]當?shù)蛪盒盘栞斎攵薞i的信號正負高速變換，在特定頻率下，高壓信號輸出Vo會出現(xiàn)振蕩，合適選取電容C1、C2、C3的電容值(3pF?22pF)，可消除此現(xiàn)象。
[0038]圖3中，低壓高速運算放大器,采用Ti公司高速運算放大器LM7171,其slew rate可達4100V/US，可以保證信號的上升沿/下降沿在0.1us內(nèi)，此芯片最大工作電壓±18V，也可采用其類似的低壓高速運算放大器。
[0039]綜上所述，本實用新型針對通常方式下，液晶陣列驅(qū)動電路信號輸出通道難以大量擴展，且速度、電壓范圍較低的不足，根據(jù)全高清液晶驅(qū)動信號通道多、速度高的特點，對驅(qū)動信號進行分組處理，由FPGA產(chǎn)生高速時序邏輯，經(jīng)高速信號轉(zhuǎn)換電路，和低壓高速運算放大器構(gòu)建的高壓擴展電路，同時產(chǎn)生多路全高清液晶驅(qū)動所需的高速、寬電壓驅(qū)動信號，并可在不同時刻，同步改變多路液晶驅(qū)動信號的正負電壓，在相同信號輸出通道下，大為減少元件數(shù)量，降低硬件成本及電路體積，降低電路復(fù)雜程度，提高電路穩(wěn)定性。
[0040]顯然，本實用新型的上述實施例僅僅是為清楚地說明本實用新型所作的舉例，而并非是對本實用新型的實施方式的限定，對于所屬領(lǐng)域的普通技術(shù)人員來說，在上述說明的基礎(chǔ)上還可以做出其它不同形式的變化或變動，這里無法對所有的實施方式予以窮舉，凡是屬于本實用新型的技術(shù)方案所引伸出的顯而易見的變化或變動仍處于本實用新型的保護范圍之列。
【權(quán)利要求】
1.一種全高清液晶陣列驅(qū)動電路，其特征在于，該驅(qū)動電路包括中央處理器模塊，信號轉(zhuǎn)換模塊，高壓擴展模塊，所述中央處理器模塊輸出高速數(shù)字信號至信號轉(zhuǎn)換模塊，經(jīng)信號轉(zhuǎn)換模塊轉(zhuǎn)換為電壓信號，該電壓信號經(jīng)高壓擴展模塊輸出高壓高速信號。
2.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動電路，其特征在于，所述中央處理器電路和信號轉(zhuǎn)換模塊還連接有用于給其供電的可調(diào)電源模塊。
3.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動電路，其特征在于，所述中央處理器模塊為FPGA模塊。
4.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動電路，其特征在于，所述信號轉(zhuǎn)換模塊為ADG3123信號轉(zhuǎn)換模塊。
5.根據(jù)權(quán)利要求1所述的一種全高清液晶陣列驅(qū)動電路，其特征在于，所述高壓擴展模塊包括低壓高速運算放大器，電阻(R1、R2、、R3、、R4、、R5) ,NPN晶體管Q1、PNP晶體管Q2、PNP功率晶體管Q3、NPN功率晶體管Q4，所述低壓高速運算放大器Ul由低壓正電源+LV，和低壓負電源-LV供電，且其同相輸入端接低壓信號輸入端Vi，所述電阻Rl與Ul的反相輸入端連接；電阻R2連接在高壓擴展模塊的高壓信號輸出端Vo和運算放大器Ul的反相輸入端之間；所述運算放大器Ul的輸出端與NPN晶體管Ql的基極和PNP晶體管Q2的基極連接，且NPN晶體管Ql的集電極連接電阻R3，PNP晶體管Q2的集電極連接電阻R4，所述NPN晶體管Ql和PNP晶體管Q2的發(fā)射極經(jīng)電阻R5接地；所述PNP功率晶體管Q3的基極和集電極與電阻R3的兩端連接；所述NPN功率晶體管Q4的基極和集電極與電阻R4的兩端連接；所述電阻R6的一端接高壓信號輸出端V0，另一端接地；所述運算放大器Ul的反相輸入端和NPN晶體管Ql的基極之間跨接有電容Cl，電阻R2兩端與電容C2并聯(lián)，高壓信號輸出端Vo和NPN晶體管Ql的發(fā)射極之間連接有電容C3。
【文檔編號】G09G3/36GK203950538SQ201420390789
【公開日】2014年11月19日 申請日期:2014年7月15日 優(yōu)先權(quán)日:2014年7月15日
【發(fā)明者】陳文源, 陸跟成, 應(yīng)林華 申請人:蘇州華興源創(chuàng)電子科技有限公司