移位寄存器單元、柵極驅(qū)動電路及顯示裝置制造方法
【專利摘要】本實用新型實施例提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置，涉及顯示【技術(shù)領(lǐng)域】，解決了由于閾值電壓損失導(dǎo)致的移位寄存器驅(qū)動能力下降的問題。所述移位寄存器單元包括第一晶體管、輸入模塊、第一控制模塊、第二控制模塊、輸出模塊。
【專利說明】移位寄存器單元、柵極驅(qū)動電路及顯示裝置

【技術(shù)領(lǐng)域】
[0001]本實用新型涉及，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置。

【背景技術(shù)】
[0002]在制作液晶顯示器(Liquid Crystal Display，簡稱LCD)或有機(jī)發(fā)光二極管(Organic Light-Emitting D1de，簡稱0LED)顯示器的過程中，需要將驅(qū)動 IC (IntegratedCircuit，集成電路)通過綁定(Bonding)工藝制作于顯示面板的非顯示區(qū)域，以向顯示面板輸入驅(qū)動信號。
[0003]為了降低成本，現(xiàn)有技術(shù)中采用GOA (Gate Driver on Array，陣列基板行驅(qū)動)技術(shù)將TFT (Thin Film Transistor，薄膜場效應(yīng)晶體管)柵極開關(guān)電路集成在顯示面板的陣列基板上以形成對顯示面板的掃描驅(qū)動，從而可以省掉柵極驅(qū)動IC的部分。
[0004]以O(shè)LED顯示器為例，在顯示驅(qū)動的過程中，GOA電路依次向各行柵線發(fā)出行掃描驅(qū)動信號，以打開各行像素中的TFT ;然后，數(shù)據(jù)信號通過數(shù)據(jù)線，經(jīng)過TFT的源極傳輸至與TFT的漏極相連接的像素電極上，并將所述數(shù)據(jù)信號轉(zhuǎn)換為電流驅(qū)動OLED發(fā)光顯示。
[0005]現(xiàn)有技術(shù)中，GOA電路由多個級聯(lián)的移位寄存器(shift register)構(gòu)成，每一級移位寄存器的輸出連接各行像素單元中的TFT柵極。隨著顯示面板不斷向高清、高PPI (Pixels Per Inc，每英寸所擁有的像素數(shù)目)的趨勢發(fā)展，顯示面板的像素數(shù)目不斷的提高，使得移位寄存器在一幀的掃描時間內(nèi)，需要掃描的柵線的行數(shù)不斷增加。然而由于每一個移位寄存器中包括多個TFT，所述TFT在信號傳輸?shù)倪^程中，會產(chǎn)生閾值電壓的損失。因此，導(dǎo)致在行掃描的過程中，每一行的掃描信號的脈寬不斷的變窄，從而降低了移位寄存器的驅(qū)動能力。
實用新型內(nèi)容
[0006]本實用新型的實施例提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置，解決了由于閾值電壓損失導(dǎo)致的移位寄存器驅(qū)動能力下降的問題。
[0007]為達(dá)到上述目的，本實用新型的實施例采用如下技術(shù)方案:
[0008]本實用新型實施例的一方面，提供一種移位寄存器單元，包括:第一晶體管、輸入模塊、第一控制模塊、第二控制模塊、輸出模塊；
[0009]所述輸入模塊，分別連接觸發(fā)信號端、第一時鐘信號端、第二時鐘信號端以及第一節(jié)點；用于根據(jù)所述第一時鐘信號端或所述第二時鐘信號端輸入的信號，將所述觸發(fā)信號端輸入的信號傳輸至所述第一節(jié)點；
[0010]所述第一晶體管，其柵極連接所述第一節(jié)點，第一極連接第三時鐘信號端，第二極與所述第一控制模塊以及第二節(jié)點相連接；用于在導(dǎo)通且所述輸入模塊關(guān)閉后，將其柵極處于懸空狀態(tài)，以使得所述第三時鐘信號端輸入的信號，在不損失所述第一晶體管的閾值電壓的情況下傳輸至所述第二節(jié)點；在所述第一晶體管導(dǎo)通時，所述第三時鐘信號端輸入的信號傳輸至所述第一控制模塊；
[0011]所述第一控制模塊，分別連接第一電壓端、第三節(jié)點、所述第三時鐘信號端、以及所述第一晶體管的第二極；用于在所述第三時鐘信號端或所述第一電壓端輸入信號的控制下進(jìn)行開啟和關(guān)閉，當(dāng)所述第一控制模塊開啟時，將所述第一電壓端或所述第三時鐘信號端輸入的信號施加于所述第三節(jié)點；
[0012]所述第二控制模塊，分別連接第二電壓端、所述第二節(jié)點、所述第一時鐘信號端、所述第二時鐘信號端以及所述第三節(jié)點；用于根據(jù)所述第三節(jié)點的電位、所述第一時鐘信號端或所述第二時鐘信號端輸入的信號，將所述第二電壓端的電壓施加于所述第二節(jié)點；
[0013]所述輸出模塊，分別連接所述第二節(jié)點、所述第三節(jié)點、所述第二電壓端、所述第二時鐘信號端以及本級信號輸出端；用于根據(jù)所述第二節(jié)點或所述第三節(jié)點的電位，將第二時鐘信號端輸入的掃描信號或所述第二電壓端輸入的信號傳輸至所述本級信號輸出端。
[0014]本實用新型實施例的另一方面，提供一種柵極驅(qū)動電路，包括多級如上所述的移位寄存器單元。
[0015]本實用新型實施例的又一方面，提供一種顯示裝置，包括上述柵極驅(qū)動電路。
[0016]本實用新型實施例的又一方面，提供一種移位寄存器單元的驅(qū)動方法，包括用于驅(qū)動如上所述任一項移位寄存器單元的方法，在第一電壓端輸入低電平，第二電壓端輸入高電平的情況下，所述方法包括:
[0017]第一階段，觸發(fā)信號端、第一時鐘信號端輸入低電平，第二時鐘信號端與第三時鐘信號端輸入高電平；
[0018]所述第一時鐘信號端輸入低電平，所述輸入模塊將所述觸發(fā)信號端輸入的低電平傳輸至第一節(jié)點；第一晶體管導(dǎo)通，并將第三時鐘信號端輸入的高電平傳輸至第二節(jié)點；
[0019]所述第一時鐘信號輸入端輸入的低電平將第二控制模塊開啟，使得所述第二電壓端輸入的高電平傳輸至所述第二節(jié)點，維持所述第二節(jié)點的電位為高電平；
[0020]所述第一時鐘信號端輸入的低電平將第一控制模塊開啟，所述第一控制模塊將所述第一電壓端輸入的低電平傳輸至第三節(jié)點，在第三節(jié)點低電位的控制下，輸出模塊將第二電壓端輸入的高電平傳輸至本級信號輸出端；
[0021]第二階段，所述第三時鐘信號端輸入低電平，所述觸發(fā)信號端、所述第一時鐘信號端與所述第二時鐘信號端輸入高電平；
[0022]所述第一時鐘信號端以及所述第二時鐘信號端輸入高電平，將所述輸入模塊關(guān)閉，所述第一晶體管的柵極處于懸空狀態(tài)，使得所述第三時鐘信號端輸入的低電平，在無閾值電壓損失的情況下傳輸至第二節(jié)點；在第二節(jié)點低電位的控制下，所述輸出模塊將所述第二時鐘信號輸入的高電平傳輸至所述本級信號輸出端；
[0023]所述第一時鐘信號輸入端以及所述第二時鐘信號端輸入的高電平將第二控制模塊關(guān)閉；
[0024]所述第三時鐘信號端輸入的低電平將第一控制模塊開啟，所述第一控制模塊將所述第三時鐘信號端輸入的低電平傳輸至第三節(jié)點，在第三節(jié)點低電位的控制下，所述輸出模塊將第二電壓端輸入的高電平傳輸至本級信號輸出端；
[0025]第三階段，所述第二時鐘信號端輸入低電平，所述觸發(fā)信號端、所述第一時鐘信號端與所述第三時鐘信號端輸入高電平；
[0026]所述第二時鐘信號端輸入低電平將所述輸入模塊打開，使得所述觸發(fā)信號端輸入的高電平傳輸至所述第一晶體管的柵極，所述第一晶體管處于截止?fàn)顟B(tài)；
[0027]所述第一控制模塊保持開啟狀態(tài)，將所述第三時鐘信號端輸入的高電平傳輸至所述第三節(jié)點；
[0028]所述第一時鐘信號端與所述第三時鐘信號端輸入高電平，將所述第二控制模塊關(guān)閉，所述第二節(jié)點的電位保持低電平，所述輸出模塊將所述第二時鐘信號輸入的低電平傳輸至所述本級信號輸出端；
[0029]第四階段，所述第一時鐘信號端輸入低電平，所述觸發(fā)信號端、所述第一時鐘信號端與所述第二時鐘信號端輸入高電平；
[0030]所述第一時鐘信號端輸入低電平將第二控制模塊打開，使得所述第二電壓端輸入的高電平傳輸至所述第二節(jié)點；
[0031]所述第一時鐘信號端輸入低電平將第一控制模塊打開，使得第一電壓端輸入的低電平傳輸至所述第三節(jié)點；在第三節(jié)點的控制下，所述輸出模塊將所述第二電壓端輸入的高電平傳輸至所述本級信號輸出端。
[0032]本實用新型實施例提供一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置。其中，所述移位寄存器單元包括第一晶體管、輸入模塊、第一控制模塊、第二控制模塊以及輸出模塊。這樣一來，一方面，在第一時鐘信號端、第二時鐘信號端輸入的信號的控制下，將輸入模塊打開，使得觸發(fā)信號端輸入的電壓傳輸至第一晶體管的柵極，從而對第一晶體管的啟閉進(jìn)行控制；當(dāng)輸入模塊將第一晶體管導(dǎo)通后再關(guān)閉，這時所述第一晶體管的柵極處于懸空狀態(tài)，通過第一晶體管的柵極與漏極之間的寄生電容的自舉作用，可以將第三時鐘信號端輸入的信號，在不損失第一晶體管的閾值電壓的情況下，通過第一晶體管后傳輸至第二節(jié)點。從而避免了第二節(jié)點接收到的電壓信號受到閾值電壓的影響。此外，當(dāng)?shù)谝痪w管導(dǎo)通時，可以將第三時鐘信號端輸入的信號傳輸至第一控制模塊；當(dāng)所述第三時鐘信號端或第一電壓端輸入信號將所述第一控制模塊開啟時，所述第三時鐘信號端或第一電壓端輸入信號傳輸至第三節(jié)點。根據(jù)第三節(jié)點的電位、第一時鐘信號端或第二時鐘信號端輸入的信號對第二控制模塊進(jìn)行開啟和關(guān)閉，當(dāng)所述第二控制模塊開啟后，能夠?qū)⒌诙妷憾说碾妷簜鬏斨了龅诙?jié)點。此外，第三控制節(jié)點還可以控制輸出模塊將第二電壓端的電壓傳輸至本級信號輸出端，以使得在移位寄存器單元的非輸出階段，本級信號輸出端不會輸出掃描信號。
[0033]另一方面，在第二節(jié)點的電位不會受到閾值電壓損失的基礎(chǔ)上，第二節(jié)點也能夠控制輸出模塊將第二時鐘信號端輸入的信號傳輸至所述本級信號輸出端，以使得本級信號輸出端對與其相連的柵線進(jìn)行掃描。由于移位寄存器單元在對信號進(jìn)行移位輸出的過程中避免了移位寄存器單元中晶體管自身閾值電壓的損失，從而使得柵線接收到的掃描信號的脈寬不會變窄，進(jìn)而可以提高到了移位寄存器單元的驅(qū)動能力。

【專利附圖】

【附圖說明】
[0034]為了更清楚地說明本實用新型實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本實用新型的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0035]圖1a為本實用新型實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0036]圖1b為本實用新型實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0037]圖2為本實用新型實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖；
[0038]圖3為本實用新型實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0039]圖4為本實用新型實施例提供的一種移位寄存器單元的驅(qū)動信號時序圖。

【具體實施方式】
[0040]下面將結(jié)合本實用新型實施例中的附圖，對本實用新型實施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實施例僅僅是本實用新型一部分實施例，而不是全部的實施例?；诒緦嵱眯滦椭械膶嵤├?，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本實用新型保護(hù)的范圍。
[0041]本實用新型實施例提供一種移位寄存器單元，如圖1a所示，可以包括:第一晶體管Tl、輸入模塊10、第一控制模塊20、第二控制模塊30、輸出模塊40。
[0042]具體的，輸入模塊10，可以分別連接觸發(fā)信號端STV、第一時鐘信號端CKC、第二時鐘信號端CKB以及第一節(jié)點A。
[0043]用于根據(jù)第一時鐘信號端CKC或第二時鐘信號端CKB輸入的信號，將觸發(fā)信號端STV輸入的信號傳輸至第一節(jié)點A。
[0044]第一晶體管Tl，其柵極連接第一節(jié)點A，第一極連接第三時鐘信號端CKA，第二極與第一控制模塊20以及第二節(jié)點B相連接。
[0045]用于在導(dǎo)通且輸入模塊關(guān)閉后，其柵極處于懸空狀態(tài)。此時，第一晶體管Tl的柵極與漏極之間的寄生電容，由于其具有自舉的作用，可以將第三時鐘信號端CKA輸入的信號，在不損失第一晶體管Tl的閾值電壓(Vthp)的情況下傳輸至第二節(jié)點B。
[0046]此外，在第一晶體管Tl導(dǎo)通時，第三時鐘信號端CKA輸入的信號傳輸至第一控制模塊20。
[0047]第一控制模塊20，可以分別連接第一電壓端VGL、第三節(jié)點C、第三時鐘信號端CKA、以及第一晶體管Tl的第二極。
[0048]用于在第三時鐘信號端CKA或第一電壓端VGL輸入信號的控制下進(jìn)行開啟和關(guān)閉。當(dāng)?shù)谝豢刂颇K20開啟時，可以將第一電壓端VGL或第三時鐘信號端CKA輸入的信號施加于第三節(jié)點C。
[0049]第二控制模塊30，可以分別連接第二電壓端VGH、第二節(jié)點B、第一時鐘信號端CKC、第二時鐘信號端CKB以及第三節(jié)點C。
[0050]用于根據(jù)第三節(jié)點C的電位、第一時鐘信號端CKC或第二時鐘信號端CKB輸入的信號，將第二電壓端VGH的電壓施加于所第二節(jié)點B。
[0051]輸出模塊40，分別連接第二節(jié)點B、第三節(jié)點C、第二電壓端VGH、第二時鐘信號端CKB以及本級信號輸出端Vout。
[0052]用于根據(jù)第二節(jié)點B或第三節(jié)點的電位C，將第二時鐘信號端CKB輸入的信號或第二電壓端VGH輸入的信號傳輸至本級信號輸出端Vout。
[0053]需要說明的是，第一、本實用新型實施例中，是以第一電壓端VGL輸入低電平或接地，第二電壓端VGH輸入高電平，為例進(jìn)行的說明。
[0054]在此情況下，第一晶體管Tl為P型晶體管，其像素單元中與柵線相連接的晶體管也為P型晶體管。這樣一來，第二時鐘信號端CKB輸入的掃描信號應(yīng)當(dāng)為低電平。因此，輸出模塊40，根據(jù)第三節(jié)點的電位C，將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout的目的在于，在移位寄存器單元的非輸出階段，避免所述本級信號輸出端Vout輸出掃描信號，從而可以避免柵線誤打開。
[0055]第二、如圖2所示，多級如上所述的移位寄存器單元(SR1、SR2…SRn)能夠構(gòu)成一種柵極驅(qū)動電路。
[0056]除最后兩級移位寄存器單元SRn外，第i個移位寄存器單元的本級信號輸出端Vout與第i+2個移位寄存器單元的信號輸入端相Input連接。其中，I ^ i ^ η~2, η為所述移位寄存器單元的總數(shù)。
[0057]此外，上述柵極驅(qū)動電路的各級移位寄存器單元(SR1、SR2…SRn)中的第一級移位寄存器單元SRl的信號輸入端輸入Input連接觸發(fā)信號端STVl，第二級移位寄存器單元SR2的信號輸入端輸入Input連接觸發(fā)信號端STV2。其中，觸發(fā)信號端STV(包括STVl、STV2，且STVl與STV2不同)輸入觸發(fā)信號后，柵極驅(qū)動電路開始對顯示面板中的柵線進(jìn)行逐行掃描。
[0058]第三、上述輸出模塊40，如圖1b所示，可以包括:第一輸出子模塊401以及第二輸出子模塊402。
[0059]其中，第一輸出子模塊401，分別連接第三節(jié)點C、第二電壓端以VGH及本級信號輸出端Vout ;用于根據(jù)第三節(jié)點C的電位，將所述第二電壓端VGH輸入的信號傳輸至本級信號輸出端Vout。這樣一來，第三控制節(jié)點C可以控制第一輸出子模塊401的啟閉，當(dāng)?shù)谝惠敵鲎幽K401開啟后，將第二電壓端VGH的電壓傳輸至本級信號輸出端，以使得在移位寄存器單元的非輸出階段，本級信號輸出端Vout不會輸出掃描信號。
[0060]第二子輸出模塊402，分別連接第二節(jié)點B、第二時鐘信號端CKB以及本級信號輸出端Vout ;用于根據(jù)第二節(jié)點B的電位，將第二時鐘信號端輸入CKB的掃描信號傳輸至本級信號輸出端Vout。這樣一來，第二節(jié)點B能夠控制第二輸出子模塊402的啟閉，當(dāng)?shù)诙敵鲎幽K402開啟后，當(dāng)?shù)诙r鐘信號端CKB輸入的信號為掃描信號時，可以將所述掃描信號傳輸至所述本級信號輸出端Vout，以使得本級信號輸出端Vout對與其相連的柵線進(jìn)行掃描。
[0061]本實用新型實施例提供一種移位寄存器單元，包括第一晶體管、輸入模塊、第一控制模塊、第二控制模塊以及輸出模塊。這樣一來，一方面，在第一時鐘信號端、第二時鐘信號端輸入的信號的控制下，將輸入模塊打開，使得觸發(fā)信號端輸入的電壓傳輸至第一晶體管的柵極，從而對第一晶體管的啟閉進(jìn)行控制；當(dāng)輸入模塊將第一晶體管導(dǎo)通后再關(guān)閉，這時所述第一晶體管的柵極處于懸空狀態(tài)，通過第一晶體管的柵極與漏極之間的寄生電容的自舉作用，可以將第三時鐘信號端輸入的信號，在不損失第一晶體管的閾值電壓的情況下，通過第一晶體管后傳輸至第二節(jié)點。從而避免了第二節(jié)點接收到的電壓信號受到閾值電壓的影響。此外，當(dāng)?shù)谝痪w管導(dǎo)通時，可以將第三時鐘信號端輸入的信號傳輸至第一控制模塊；當(dāng)所述第三時鐘信號端或第一電壓端輸入信號將所述第一控制模塊開啟時，所述第三時鐘信號端或第一電壓端輸入信號傳輸至第三節(jié)點。根據(jù)第三節(jié)點的電位、第一時鐘信號端或第二時鐘信號端輸入的信號對第二控制模塊進(jìn)行開啟和關(guān)閉，當(dāng)所述第二控制模塊開啟后，能夠?qū)⒌诙妷憾说碾妷簜鬏斨了龅诙?jié)點。此外，第三控制節(jié)點還可以控制輸出模塊將第二電壓端的電壓傳輸至本級信號輸出端，以使得在移位寄存器單元的非輸出階段，本級信號輸出端不會輸出掃描信號。
[0062]另一方面，在第二節(jié)點的電位不會受到閾值電壓損失的基礎(chǔ)上，第二節(jié)點也能夠控制輸出模塊將第二時鐘信號端輸入的信號傳輸至所述本級信號輸出端，以使得本級信號輸出端對與其相連的柵線進(jìn)行掃描。由于移位寄存器單元在對信號進(jìn)行移位輸出的過程中避免了移位寄存器單元中晶體管自身閾值電壓的損失，從而使得柵線接收到的掃描信號的脈寬不會變窄，進(jìn)而可以提高到了移位寄存器單元的驅(qū)動能力。
[0063]以下，對如圖1a或圖1b所示的移位寄存器單元的具體結(jié)構(gòu)進(jìn)行詳細(xì)的舉例說明。
[0064]如圖3所示，第二輸出子模塊402可以包括:
[0065]第二晶體管T2，其柵極與第二節(jié)點B相連接，第一極連接第二時鐘信號端CKB，第二極連接本級信號輸出端Vout。
[0066]第一電容Cl，其一端與第二晶體管T2的柵極相連接，另一端連接第二晶體管T2的第二極。
[0067]這樣一來，當(dāng)?shù)诙w管T2導(dǎo)通，并且其柵極處于懸空狀態(tài)時，可以通過其柵極與漏極之間的寄生電容的自舉作用，將第二時鐘信號端CKB輸入的掃描信號，在不會損失第二晶體管T2的閾值電壓(Vthp)的情況下，輸出至本級信號輸出端Vout。從而可以避免行掃描過程中，掃描信號的脈寬變窄的現(xiàn)象，進(jìn)而能夠提升移位寄存器單元的驅(qū)動能力。
[0068]綜上所述，移位寄存器單元通過第一晶體管Tl自身寄生電容的自舉作用，避免了第二節(jié)點B接收到的電壓信號受到閾值電壓的影響。在此基礎(chǔ)上，還通過第二晶體管T2自身寄生電容的自舉作用，避免了本級信號輸出端Vout輸出的掃描信號在傳輸過程中受到閾值電壓損失的影響。從而避免了掃描信號的脈寬在傳輸過程中逐漸變窄的現(xiàn)象，因此能夠提尚移位寄存器單兀的驅(qū)動能力。
[0069]輸入模塊10可以包括:
[0070]第三晶體管T3，其柵極連接第一時鐘信號端CKC，第一極與第一節(jié)點A相連接，第二極連接觸發(fā)信號端STV。
[0071]第四晶體管T4，其柵極連接第二時鐘信號端CKB，第一極連接觸發(fā)信號端STV，第二極與第一節(jié)點A相連接。
[0072]當(dāng)?shù)谌w管T3或第四晶體管T4導(dǎo)通時，能夠?qū)⒂|發(fā)信號端STV輸入的信號輸出至第一節(jié)點A，從而控制第一節(jié)點A的電位。
[0073]第一控制模塊20可以包括:
[0074]第五晶體管T5，其柵極連接第一時鐘信號端CKC，第一極連接第一電壓端VGL，第二極與第三節(jié)點C相連接。當(dāng)?shù)谖寰w管T5導(dǎo)通時，第三節(jié)點C的電壓為第一電壓端VGL輸入的電壓值。
[0075]第六晶體管T6，其柵極連接第一晶體管Tl的第二極，第一極連接第三時鐘信號端CKA，第二極與第三節(jié)點C相連接。當(dāng)?shù)诹w管T6導(dǎo)通時，第三節(jié)點C的電位，為第三時鐘信號端CKA通過第一晶體管Tl輸入至第三節(jié)點的電壓值。
[0076]第二控制單元30可以包括:
[0077]第七晶體管T7，其柵極連接第二時鐘信號端CKB，第一極與第二節(jié)點B相連接。
[0078]第八晶體管T8，其柵極連接第一時鐘信號端CKC，第一極連接第二節(jié)點B，第二極與第二電壓端VGH相連接。
[0079]第九晶體管T9，其柵極連接第三節(jié)點C，第一極與第七晶體管的T7第二極相連接，第二極連接第二電壓端VGH。
[0080]當(dāng)?shù)诎司w管T8導(dǎo)通后，第二節(jié)點B的電壓為第二電壓端VGH輸入的電壓。當(dāng)?shù)谄呔w管T7和第九晶體管T9同時導(dǎo)通時，第二節(jié)點B的電壓為第二電壓端VGH輸入的電壓。
[0081]第一輸出子模塊401可以包括:
[0082]第十晶體管T10，其柵極連接第三節(jié)點C，第一極與本級信號輸出端Vout相連接，第二極連接第二電壓端VGH。
[0083]第二電容C2，其一端連接第十晶體管TlO的柵極，另一端與所述第十晶體管TlO的第二極相連接。
[0084]當(dāng)?shù)谑w管TlO導(dǎo)通時，本級信號輸出端Vout輸出第二電壓端VGH輸入的信號。
[0085]以下結(jié)合移位寄存器單元的時序圖，如圖4所示，以第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6、第七晶體管T7、第八晶體管T8、第九晶體管T9以及第十晶體管TlO均為P型晶體管為例，對上述移位寄存器單元的工作過程進(jìn)行詳細(xì)的描述。其中，晶體管的第一極可以是源極、第二極可以是漏極。
[0086]第一階段Pl，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。需要說明的是，以下實施例中，“ O ”表示低電平；“ I”表示高電平。
[0087]第一時鐘信號端CKC輸入低電平，第三晶體管T3導(dǎo)通將觸發(fā)信號端STV輸入的低電平傳輸至第一節(jié)點A。由于觸發(fā)信號端STV輸入的信號在通過第三晶體管T3時，會有閾值電壓的損失，因此，A點的電位為VL+| Vthp I。
[0088]在第一節(jié)點A低電位的控制下，第一晶體管Tl導(dǎo)通，并將第三時鐘信號端CKA輸入的高電平傳輸至第二節(jié)點B。在第二節(jié)點B高電位的控制下，第二晶體管T2處于截止?fàn)?br> --τ O
[0089]第一時鐘信號輸入端CKC輸入的低電平將第八晶體管Τ8導(dǎo)通，使得第二電壓端VGH輸入的高電平傳輸至第二節(jié)點B，從而維持第二節(jié)點B的電位為高電平。
[0090]同時，第一時鐘信號端CKC輸入的低電平將第五晶體管Τ5導(dǎo)通，使得第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C，在第三節(jié)點低電位的控制下，第十晶體管TlO導(dǎo)通，可以將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。由于像素單元中與柵線相連接的晶體管同樣為P型晶體管，因此此時本級信號輸出端Vout輸出的電壓信號并非掃描信號，所以在第一階段P1，柵線不輸出掃描信號。
[0091]第二階段P2，STV = I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0092]第一時鐘信號端CKC以及第二時鐘信號端CKB輸入高電平，第四晶體管T4與第三晶體管T3處于截止?fàn)顟B(tài)。由于在第一階段P2中第一晶體管Tl導(dǎo)通，而在本階段，第一晶體管Tl的柵極并沒有輸入高電平以使得第一晶體管Tl處于截止?fàn)顟B(tài)。因此，此時的第一晶體管Tl的柵極處于懸空狀態(tài)。這樣一來，第一晶體管Tl的柵極與漏極之間存在寄生電容，而該寄生電容具有自舉作用，能夠在漏極電位升高的情況下，將柵極的電位也隨之升高，以確保寄生電容兩端的電壓不變。
[0093]具體的，在第一階段Pl中，第一晶體管Tl導(dǎo)通，其柵極即第一節(jié)點A的電位為VL+|Vthp|，漏極即第二節(jié)點B為高電平(VH)，因此第一晶體管Tl自身的寄生電容兩端的電壓值為VL+1 Vthp 1-VH。然而，在第二階段P2，第一晶體管Tl的柵極處于懸空狀態(tài)，此時第一晶體管Tl仍然導(dǎo)通，這樣可以將第三時鐘信號端CKA輸入的低電平輸入的低電平傳輸至第二節(jié)點B，使得第二節(jié)點B的電位最終為低電平(VL)。為了保證寄生電容兩端的電壓(VL+1 Vthp 1-VH)不變，因此，通過寄生電容的自舉作用，可以將第一節(jié)點A的電位升至2VL+|Vthp|-VH。此時的第一晶體管Tl工作在線性區(qū)域。
[0094]綜上所述，通過第一晶體管Tl自身寄生電容的自舉作用，可以使得第三時鐘信號端輸入CKA的低電平，在無閾值電壓損失的情況下傳輸至第二節(jié)點B。從而避免了信號傳輸過程中，由于晶體管的閾值電壓損失而造成第二節(jié)點B接受到的電壓信號脈寬變窄的現(xiàn)象。
[0095]在第二節(jié)點B低電位的控制下，第二晶體管T2導(dǎo)通；將第二時鐘信號CKB輸入的高電平傳輸至本級信號輸出端Vout。由于本級信號輸出端Vout輸出高電平，因此在第二階段P2，柵線仍然不輸出掃描信號。
[0096]此外，第一時鐘信號輸入端CKC以及第二時鐘信號端CKB輸入高電平，使得第七晶體管T7和第八晶體管T8處于截止?fàn)顟B(tài)，從而避免了第二電壓端VGH將第二節(jié)點B的電位拉升至高電平。
[0097]第三時鐘信號端CKA輸入的低電平將第六晶體管T6導(dǎo)通，并將第三時鐘信號端CKA輸入的低電平傳輸至第三節(jié)點C，在第三節(jié)點C低電位的控制下，第十晶體管TlO導(dǎo)通，從而將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout，以避免本級信號輸出端Vout向柵線輸出掃描信號。
[0098]第三階段P3，STV = I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0099]第二時鐘信號端CKB輸入低電平將第四晶體管T4導(dǎo)通，使得觸發(fā)信號端STV輸入的高電平傳輸至第一晶體管Tl的柵極，所述第一晶體管Tl處于截止?fàn)顟B(tài)。
[0100]由于第六晶體管T6的柵極未輸入高電平，因此第六晶體管T6保持上一階段的開啟狀態(tài)，將第三時鐘信號端CKA輸入的高電平傳輸至所述第三節(jié)點C。在所述第三節(jié)點高電位的控制下，使得第十晶體管TlO處于截止?fàn)顟B(tài)。避免了第十晶體管TlO將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。
[0101]第一時鐘信號端CKC與第三時鐘信號端CKB輸入高電平，使得第八晶體管T8和第七晶體管T7截止，所述第二節(jié)點B的電位保持低電平。由于在第二階段P2，第二晶體管T2處于導(dǎo)通狀態(tài)，其柵極與漏極兩端的電壓為VL-VH。而本階段中，第二晶體管T2的柵極并沒有輸入高電平以使得第二晶體管T2處于截止?fàn)顟B(tài)。因此，第二晶體管T2的柵極處于懸空狀態(tài)。這樣一來，第二晶體管T2的柵極和漏極之間形成的寄生電容，能夠通過自舉作用保持寄生電容兩端的電壓不變。與第一晶體管Tl自身的寄生電容自舉原理相同，由于在此階段第二時鐘信號端輸入的低電平向第二晶體管T2的漏極進(jìn)行充電(輸入VL)，因此第二晶體管T2的漏極即第二節(jié)點B的電位也會隨之升高，最后穩(wěn)定至2VL-VH。由于自舉電壓(2VL-VH)的絕對值較大，從而使得第二晶體管T2的導(dǎo)通性能增強(qiáng)，以使得第二時鐘信號端CKB輸入的低電平，在無閾值電壓損失的情況下，傳輸至所述本級信號輸出端Vout。此時本級信號輸出端Vout向柵線輸出低電平，即掃描信號，以對柵線進(jìn)行掃描。
[0102]綜上所述，移位寄存器單元通過第一晶體管Tl自身寄生電容的自舉作用，避免了第二節(jié)點B接收到的電壓信號受到閾值電壓的影響。在此基礎(chǔ)上，還通過第二晶體管T2自身寄生電容的自舉作用，避免了本級信號輸出端Vout輸出的掃描信號在傳輸過程中受到閾值電壓損失的影響。從而避免了掃描信號的脈寬在傳輸過程中逐漸變窄的現(xiàn)象，因此能夠提高移位寄存器單元的驅(qū)動能力。此外，移位寄存器單元在第三階段P3輸出掃描信號，因此第三階段P3為移位寄存器單元的信號輸出階段。
[0103]第四階段P4，STV = I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0104]所述第一時鐘信號端CKC輸入低電平將第八晶體管T8導(dǎo)通，使得第二電壓端VGH輸入的高電平輸出至第二節(jié)點B。在所述第二節(jié)點B高電平的控制下，所述第二晶體管T2處于截止?fàn)顟B(tài)。
[0105]第一時鐘信號端CKC輸入低電平將第五晶體管T5導(dǎo)通，使得第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C。在第三節(jié)點C低電位的控制下，第十晶體管TlO導(dǎo)通，將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。
[0106]第五階段P5，為第四階段P4結(jié)束后直至下一幀觸發(fā)信號端STV再次輸入低電平的這段時間。
[0107]第一時鐘信號端CKC周期性的輸入低電平，以使得第二節(jié)點C的電位為低電平，從而保證第十晶體管TlO的開啟，以將第二電壓端輸入的高電平輸出本級信號輸出端Vout。
[0108]此外，通過第一時鐘信號端CKC、第二時鐘信號端CKB以及第三時鐘信號端CKA輸入的信號可以使得第八晶體管T8、第七晶體管T7以及第九晶體管T9導(dǎo)通，使得第二節(jié)點B的電位為高電平，避免了第二晶體管T2的導(dǎo)通，而造成本級信號輸出端Vout誤輸出低電平。這樣一來，在第五階段P5，本級信號輸出端Vout —直輸出高電平，從而不向柵線輸入掃描信號。
[0109]需要說明的是，上述晶體管(Tl?T10)也可以均為N型晶體管。當(dāng)移位寄存器單元中的晶體管，以及像素單元中與柵線相連的晶體管均為N型晶體管時。需要對驅(qū)動信號的時序，以及電路的輸入信號進(jìn)行相應(yīng)的調(diào)整。
[0110]具體的，可以將圖la、圖1b或圖2中連接第一電壓端VGL的模塊或晶體管與第二電壓端VGH相連接，將連接第二電壓端VGH模塊或晶體管與第一電壓端VGL相連接。此外，圖4中需要對驅(qū)動信號的方向進(jìn)行翻轉(zhuǎn)。具體的工作過程同上所述，在此不再贅述。
[0111]本實用新型實施例提供一種顯示裝置，包括如上所述的任意一種柵極驅(qū)動電路。具有與本實用新型前述實施例提供的柵極驅(qū)動電路相同的有益效果，由于柵極驅(qū)動電路在前述實施例中已經(jīng)進(jìn)行了詳細(xì)說明，此處不再贅述。
[0112]該顯示裝置具體可以為液晶顯示器、液晶電視、數(shù)碼相框、手機(jī)、平板電腦等任何具有顯示功能的液晶顯示產(chǎn)品或者部件。
[0113]本實用新型實施例提供一種移位寄存器單元的驅(qū)動方法，包括用于驅(qū)動如上所述的任意一種移位寄存器單元的方法，在第一電壓端VGL輸入低電平，第二電壓端VGH輸入高電平的情況下，所述方法可以包括:
[0114]第一階段Pl，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0115]第一時鐘信號端CKC輸入低電平，輸入模塊10將觸發(fā)信號端STV輸入的低電平傳輸至第一節(jié)點A ;第一晶體管Tl導(dǎo)通，并將第三時鐘信號端CKA輸入的高電平傳輸至第二節(jié)點B。
[0116]第一時鐘信號CKC輸入端輸入的低電平將第二控制模塊30開啟，使得第二電壓端VGH輸入的高電平傳輸至所述第二節(jié)點B，維持第二節(jié)點B的電位為高電平。
[0117]第一時鐘信號端CKC輸入的低電平將第一控制模塊20開啟，所述第一控制模塊20將第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C。在第三節(jié)點C低電位的控制下，輸出模塊40將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。由于像素單元中與柵線相連接的晶體管同樣為P型晶體管，因此此時本級信號輸出端Vout輸出的電壓信號并非掃描信號，所以在第一階段P1，柵線不輸出掃描信號。
[0118]第二階段，STV= I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0119]第一時鐘信號端CKC以及所述第二時鐘信號端CKB輸入高電平，將輸入模塊10關(guān)閉。由于在第一階段P2中第一晶體管Tl導(dǎo)通，而在本階段，第一晶體管Tl的柵極并沒有輸入高電平以使得第一晶體管Tl處于截止?fàn)顟B(tài)。因此，此時的第一晶體管Tl的柵極處于懸空狀態(tài)。這樣一來，第一晶體管Tl的柵極與漏極之間存在寄生電容，而該寄生電容具有自舉作用，能夠在漏極電位升高的情況下，將柵極的電位也隨之升高，以確保寄生電容兩端的電壓不變。從而使得第三時鐘信號端CKA輸入的低電平，在無閾值電壓損失的情況下傳輸至第二節(jié)點B。從而避免了信號傳輸過程中，由于晶體管的閾值電壓損失而造成第二節(jié)點B接受到的電壓信號脈寬變窄的現(xiàn)象。
[0120]在第二節(jié)點B低電位的控制下，輸出模塊40將第二時鐘信號CKB輸入的高電平傳輸至本級信號輸出端Vout。由于本級信號輸出端Vout輸出高電平，因此在第二階段P2，柵線仍然不輸出掃描信號。
[0121]此外，第一時鐘信號輸入端CKC以及第二時鐘信號端CKB輸入的高電平將第二控制模塊30關(guān)閉。從而避免了第二電壓端VGH將第二節(jié)點B的電位拉升至高電平。
[0122]第三時鐘信號端CKA輸入的低電平將第一控制模塊20開啟，所述第一控制模塊20將第三時鐘信號端CKA輸入的低電平傳輸至第三節(jié)點C。在第三節(jié)點C低電位的控制下，輸出模塊40將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout，以避免本級信號輸出端Vout向柵線輸出掃描信號。
[0123]第三階段，STV= I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0124]第二時鐘信號端CKB輸入低電平將輸入模塊10打開，使得觸發(fā)信號端STV輸入的高電平傳輸至第一晶體管Tl的柵極，第一晶體管Tl處于截止?fàn)顟B(tài)。
[0125]第一控制模塊20保持開啟狀態(tài)，將第三時鐘信號端CKA輸入的高電平傳輸至第三節(jié)點C。
[0126]第一時鐘信號端CKC與第三時鐘信號端CKB輸入高電平，將第二控制模塊30關(guān)閉，第二節(jié)點B的電位保持低電平。輸出模塊40將第二時鐘信號CKB輸入的低電平傳輸至本級信號輸出端Vout。此時本級信號輸出端Vout向柵線輸出低電平，即掃描信號，以對柵線進(jìn)行掃描
[0127]第四階段，STV= I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0128]第一時鐘信號端CKC輸入低電平將第二控制模塊30打開，使得第二電壓端VGH輸入的高電平傳輸至第二節(jié)點B。
[0129]第一時鐘信號端CKC輸入低電平將第一控制模塊20打開，使得第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C。在第三節(jié)點C的控制下，輸出模塊40將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。
[0130]第五階段P5，為第四階段P4結(jié)束后直至下一幀觸發(fā)信號端STV再次輸入低電平的這段時間。
[0131]第一控制模塊20周期性的打開，以使得第二節(jié)點C的電位為低電平，從而保證輸出模塊40開啟，以將第二電壓端輸入的高電平輸出本級信號輸出端Vout。
[0132]此外，通過第一時鐘信號端CKC、第二時鐘信號端CKB以及第三時鐘信號端CKA輸入的信號可以使得第二控制模塊30打開使得第二節(jié)點B的電位為高電平，輸出模塊40將第二時鐘信號端CKB輸入的信號輸出至本機(jī)信號輸出端Vout，而造成本級信號輸出端Vout誤輸出低電平。這樣一來，在第五階段P5，本級信號輸出端Vout —直輸出高電平，從而不向柵線輸入掃描信號。
[0133]以下，結(jié)合圖1b和圖3對上述移位寄存器單元中的各個模塊以及子模塊的驅(qū)動方法進(jìn)行詳細(xì)的說明。
[0134]如圖1b所不，輸出模塊40可以包括第一輸出子模塊401和第二輸出子模塊402。
[0135]具體的，在第三節(jié)點C的電位為低電平的情況下，第一輸出子模塊401開啟，將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。這樣一來，第三控制節(jié)點C可以控制第一輸出子模塊401的啟閉，當(dāng)?shù)谝惠敵鲎幽K401開啟后，將第二電壓端VGH的電壓傳輸至本級信號輸出端，以使得在移位寄存器單元的非輸出階段，本級信號輸出端Vout不會輸出掃描信號。
[0136]如圖3所示，第一輸出子模塊401可以包括第十晶體管TlO和第二電容C2。
[0137]驅(qū)動上述第一輸出子模塊401的方法可以包括，在第三節(jié)點C的電位為低電平的情況下，第十晶體管TlO導(dǎo)通，將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout0
[0138]此外，在第二節(jié)點B的電位為低電位的情況下，第二輸出子模塊402將第二時鐘信號CKB輸入的信號傳輸至本級信號輸出端Vout。這樣一來，第二節(jié)點B能夠控制第二輸出子模塊402的啟閉，當(dāng)?shù)诙敵鲎幽K402開啟后，當(dāng)?shù)诙r鐘信號端CKB輸入的信號為掃描信號時，可以將所述掃描信號傳輸至所述本級信號輸出端Vout，以使得本級信號輸出端Vout對與其相連的柵線進(jìn)行掃描。
[0139]如圖3所示，第二輸出子模塊402可以包括第二晶體管T2和第一電容Cl。
[0140]驅(qū)動上述第二輸出子模塊402的方法可以包括，在第二節(jié)點B的電位為低電位的情況下，第二晶體管T2導(dǎo)通，將所述第二時鐘信號輸入的掃描信號，在不會損失第二晶體管T2的閾值電壓(Vthp)的情況下，傳輸至所述本級信號輸出端Vout。從而可以避免行掃描過程中，掃描信號的脈寬變窄的現(xiàn)象，進(jìn)而能夠提升移位寄存器單元的驅(qū)動能力。
[0141]此外，在輸入模塊10如圖3所示，可以包括第三晶體管T3和第四晶體管T4的情況下，驅(qū)動輸入模塊10的方法可以包括:
[0142]第一時鐘信號端CKC或第二時鐘信號端CKB輸入低電平，分別將第三晶體管T3或第四晶體管T4導(dǎo)通，觸發(fā)信號端STV輸入的低電平傳輸至第一節(jié)點A。
[0143]在第一控制模塊20如圖3所示，可以包括第五晶體管T5和第六晶體管T6的情況下，驅(qū)動第一控制模塊20的方法可以包括:
[0144]當(dāng)?shù)谌龝r鐘信號端CKA輸入的低電平，通過第一晶體管Tl將第六晶體管T6導(dǎo)通時，第三時鐘信號端CKA輸入的低電平傳輸至第三節(jié)點C ;或，
[0145]第一時鐘信號端CKC輸入的低電平將第五晶體管T5導(dǎo)通時，第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C，以將第三節(jié)點C的電位拉低。
[0146]在第二控制模塊30如圖3所示，可以包括第七晶體管T7、第八晶體管T8以及第九晶體管T9的情況下，驅(qū)動第二控制模塊30的方法可以包括:
[0147]當(dāng)?shù)谝粫r鐘信號端CKC輸入的低電平將第八晶體管T8導(dǎo)通時，第二電壓端VGH輸入的高電平輸出至第二節(jié)點B ;或
[0148]當(dāng)?shù)诙r鐘信號端CKB輸入的低電平將第七晶體管T7導(dǎo)通，第三節(jié)點C將第九晶體管T9導(dǎo)通時，第二電壓端VGH輸入的高電平輸出至第二節(jié)點B，以將第二節(jié)點B的電位拉尚O
[0149]以下結(jié)合圖3所述的移位寄存器單元以及圖4所示驅(qū)動信號時序控制圖，對移位寄存器單元的驅(qū)動方法進(jìn)行詳細(xì)的說明。其中移位寄存器單元中的晶體管均以P型為例。
[0150]第一階段P1，STV = O ；CKC = O ；CKB = I ；CKA = I ；Vout = I。需要說明的是，以下實施例中，“ O ”表示低電平；“ I”表示高電平。
[0151]第一時鐘信號端CKC輸入低電平，第三晶體管T3導(dǎo)通將觸發(fā)信號端STV輸入的低電平傳輸至第一節(jié)點A。由于觸發(fā)信號端STV輸入的信號在通過第三晶體管T3時，會有閾值電壓的損失，因此，A點的電位為VL+| Vthp I。
[0152]在第一節(jié)點A低電位的控制下，第一晶體管Tl導(dǎo)通，并將第三時鐘信號端CKA輸入的高電平傳輸至第二節(jié)點B。在第二節(jié)點B高電位的控制下，第二晶體管T2處于截止?fàn)?br> --τ O
[0153]第一時鐘信號輸入端CKC輸入的低電平將第八晶體管Τ8導(dǎo)通，使得第二電壓端VGH輸入的高電平傳輸至第二節(jié)點B，從而維持第二節(jié)點B的電位為高電平。
[0154]同時，第一時鐘信號端CKC輸入的低電平將第五晶體管Τ5導(dǎo)通，使得第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C，在第三節(jié)點低電位的控制下，第十晶體管TlO導(dǎo)通，可以將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。由于像素單元中與柵線相連接的晶體管同樣為P型晶體管，因此此時本級信號輸出端Vout輸出的電壓信號并非掃描信號，所以在第一階段P1，柵線不輸出掃描信號。
[0155]第二階段P2，STV = I ；CKC = I ；CKB = I ；CKA = O ；Vout = I。
[0156]第一時鐘信號端CKC以及第二時鐘信號端CKB輸入高電平，第四晶體管T4與第三晶體管T3處于截止?fàn)顟B(tài)。由于在第一階段P2中第一晶體管Tl導(dǎo)通，而在本階段，第一晶體管Tl的柵極并沒有輸入高電平以使得第一晶體管Tl處于截止?fàn)顟B(tài)。因此，此時的第一晶體管Tl的柵極處于懸空狀態(tài)。這樣一來，第一晶體管Tl的柵極與漏極之間存在寄生電容，而該寄生電容具有自舉作用，能夠在漏極電位升高的情況下，將柵極的電位也隨之升高，以確保寄生電容兩端的電壓不變。
[0157]具體的，在第一階段Pl中，第一晶體管Tl導(dǎo)通，其柵極即第一節(jié)點A的電位為VL+|Vthp|，漏極即第二節(jié)點B為高電平(VH)，因此第一晶體管Tl自身的寄生電容兩端的電壓值為VL+1 Vthp 1-VH。然而，在第二階段P2，第一晶體管Tl的柵極處于懸空狀態(tài)，此時第一晶體管Tl仍然導(dǎo)通，這樣可以將第三時鐘信號端CKA輸入的低電平輸入的低電平傳輸至第二節(jié)點B，使得第二節(jié)點B的電位最終為低電平(VL)。為了保證寄生電容兩端的電壓(VL+1 Vthp 1-VH)不變，因此，通過寄生電容的自舉作用，可以將第一節(jié)點A的電位升至2VL+|Vthp|-VH。此時的第一晶體管Tl工作在線性區(qū)域。
[0158]綜上所述，通過第一晶體管Tl自身寄生電容的自舉作用，可以使得第三時鐘信號端輸入CKA的低電平，在無閾值電壓損失的情況下傳輸至第二節(jié)點B。從而避免了信號傳輸過程中，由于晶體管的閾值電壓損失而造成第二節(jié)點B接受到的電壓信號脈寬變窄的現(xiàn)象。
[0159]在第二節(jié)點B低電位的控制下，第二晶體管T2導(dǎo)通；將第二時鐘信號CKB輸入的高電平傳輸至本級信號輸出端Vout。由于本級信號輸出端Vout輸出高電平，因此在第二階段P2，柵線仍然不輸出掃描信號。
[0160]此外，第一時鐘信號輸入端CKC以及第二時鐘信號端CKB輸入高電平，使得第七晶體管T7和第八晶體管T8處于截止?fàn)顟B(tài)，從而避免了第二電壓端VGH將第二節(jié)點B的電位拉升至高電平。
[0161]第三時鐘信號端CKA輸入的低電平將第六晶體管T6導(dǎo)通，并將第三時鐘信號端CKA輸入的低電平傳輸至第三節(jié)點C，在第三節(jié)點C低電位的控制下，第十晶體管TlO導(dǎo)通，從而將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout，以避免本級信號輸出端Vout向柵線輸出掃描信號。
[0162]第三階段P3，STV = I ；CKC = I ；CKB = O ；CKA = I ；Vout = 0。
[0163]第二時鐘信號端CKB輸入低電平將第四晶體管T4導(dǎo)通，使得觸發(fā)信號端STV輸入的高電平傳輸至第一晶體管Tl的柵極，所述第一晶體管Tl處于截止?fàn)顟B(tài)。
[0164]由于第六晶體管T6的柵極未輸入高電平，因此第六晶體管T6保持上一階段的開啟狀態(tài)，將第三時鐘信號端CKA輸入的高電平傳輸至所述第三節(jié)點C。在所述第三節(jié)點高電位的控制下，使得第十晶體管TlO處于截止?fàn)顟B(tài)。避免了第十晶體管TlO將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。
[0165]第一時鐘信號端CKC與第三時鐘信號端CKB輸入高電平，使得第八晶體管T8和第七晶體管T7截止，所述第二節(jié)點B的電位保持低電平。由于在第二階段P2，第二晶體管T2處于導(dǎo)通狀態(tài)，其柵極與漏極兩端的電壓為VL-VH。而本階段中，第二晶體管T2的柵極并沒有輸入高電平以使得第二晶體管T2處于截止?fàn)顟B(tài)。因此，第二晶體管T2的柵極處于懸空狀態(tài)。這樣一來，第二晶體管T2的柵極和漏極之間形成的寄生電容，能夠通過自舉作用保持寄生電容兩端的電壓不變。與第一晶體管Tl自身的寄生電容自舉原理相同，由于在此階段第二時鐘信號端輸入的低電平向第二晶體管T2的漏極進(jìn)行充電(輸入VL)，因此第二晶體管T2的漏極即第二節(jié)點B的電位也會隨之升高，最后穩(wěn)定至2VL-VH。由于自舉電壓(2VL-VH)的絕對值較大，從而使得第二晶體管T2的導(dǎo)通性能增強(qiáng)，以使得第二時鐘信號端CKB輸入的低電平，在無閾值電壓損失的情況下，傳輸至所述本級信號輸出端Vout。此時本級信號輸出端Vout向柵線輸出低電平，即掃描信號，以對柵線進(jìn)行掃描。
[0166]綜上所述，移位寄存器單元通過第一晶體管Tl自身寄生電容的自舉作用，避免了第二節(jié)點B接收到的電壓信號受到閾值電壓的影響。在此基礎(chǔ)上，還通過第二晶體管T2自身寄生電容的自舉作用，避免了本級信號輸出端Vout輸出的掃描信號在傳輸過程中受到閾值電壓損失的影響。從而避免了掃描信號的脈寬在傳輸過程中逐漸變窄的現(xiàn)象，因此能夠提高移位寄存器單元的驅(qū)動能力。此外，移位寄存器單元在第三階段P3輸出掃描信號，因此第三階段P3為移位寄存器單元的信號輸出階段。
[0167]第四階段P4，STV = I ；CKC = O ；CKB = I ；CKA = I ；Vout = I。
[0168]所述第一時鐘信號端CKC輸入低電平將第八晶體管T8導(dǎo)通，使得第二電壓端VGH輸入的高電平輸出至第二節(jié)點B。在所述第二節(jié)點B高電平的控制下，所述第二晶體管T2處于截止?fàn)顟B(tài)。
[0169]第一時鐘信號端CKC輸入低電平將第五晶體管T5導(dǎo)通，使得第一電壓端VGL輸入的低電平傳輸至第三節(jié)點C。在第三節(jié)點C低電位的控制下，第十晶體管TlO導(dǎo)通，將第二電壓端VGH輸入的高電平傳輸至本級信號輸出端Vout。
[0170]第五階段P5，為第四階段P4結(jié)束后直至下一幀觸發(fā)信號端STV再次輸入低電平的這段時間。
[0171]第一時鐘信號端CKC周期性的輸入低電平，以使得第二節(jié)點C的電位為低電平，從而保證第十晶體管TlO的開啟，以將第二電壓端輸入的高電平輸出本級信號輸出端Vout。
[0172]此外，通過第一時鐘信號端CKC、第二時鐘信號端CKB以及第三時鐘信號端CKA輸入的信號可以使得第八晶體管T8、第七晶體管T7以及第九晶體管T9導(dǎo)通，使得第二節(jié)點B的電位為高電平，避免了第二晶體管T2的導(dǎo)通，而造成本級信號輸出端Vout誤輸出低電平。這樣一來，在第五階段P5，本級信號輸出端Vout —直輸出高電平，從而不向柵線輸入掃描信號。
[0173]本領(lǐng)域普通技術(shù)人員可以理解:實現(xiàn)上述方法實施例的全部或部分步驟可以通過程序指令相關(guān)的硬件來完成，前述的程序可以存儲于一計算機(jī)可讀取存儲介質(zhì)中，該程序在執(zhí)行時，執(zhí)行包括上述方法實施例的步驟；而前述的存儲介質(zhì)包括:R0M、RAM、磁碟或者光盤等各種可以存儲程序代碼的介質(zhì)。
[0174]以上所述，僅為本實用新型的【具體實施方式】，但本實用新型的保護(hù)范圍并不局限于此，任何熟悉本【技術(shù)領(lǐng)域】的技術(shù)人員在本實用新型揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本實用新型的保護(hù)范圍之內(nèi)。因此，本實用新型的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【權(quán)利要求】
1.一種移位寄存器單元，其特征在于，包括:第一晶體管、輸入模塊、第一控制模塊、第二控制模塊、輸出模塊； 所述輸入模塊，分別連接觸發(fā)信號端、第一時鐘信號端、第二時鐘信號端以及第一節(jié)點；用于根據(jù)所述第一時鐘信號端或所述第二時鐘信號端輸入的信號，將所述觸發(fā)信號端輸入的信號傳輸至所述第一節(jié)點； 所述第一晶體管，其柵極連接所述第一節(jié)點，第一極連接第三時鐘信號端，第二極與所述第一控制模塊以及第二節(jié)點相連接；用于在導(dǎo)通且所述輸入模塊關(guān)閉后，將其柵極處于懸空狀態(tài)，以使得所述第三時鐘信號端輸入的信號，在不損失所述第一晶體管的閾值電壓的情況下傳輸至所述第二節(jié)點；在所述第一晶體管導(dǎo)通時，所述第三時鐘信號端輸入的信號傳輸至所述第一控制模塊； 所述第一控制模塊，分別連接第一電壓端、第三節(jié)點、所述第三時鐘信號端、以及所述第一晶體管的第二極；用于在所述第三時鐘信號端或所述第一電壓端輸入信號的控制下進(jìn)行開啟和關(guān)閉，當(dāng)所述第一控制模塊開啟時，將所述第一電壓端或所述第三時鐘信號端輸入的信號施加于所述第三節(jié)點； 所述第二控制模塊，分別連接第二電壓端、所述第二節(jié)點、所述第一時鐘信號端、所述第二時鐘信號端以及所述第三節(jié)點；用于根據(jù)所述第三節(jié)點的電位、所述第一時鐘信號端或所述第二時鐘信號端輸入的信號，將所述第二電壓端的電壓施加于所述第二節(jié)點； 所述輸出模塊，分別連接所述第二節(jié)點、所述第三節(jié)點、所述第二電壓端、所述第二時鐘信號端以及本級信號輸出端；用于根據(jù)所述第二節(jié)點或所述第三節(jié)點的電位，將第二時鐘信號端輸入的信號或所述第二電壓端輸入的信號傳輸至所述本級信號輸出端。
2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述輸出模塊包括:第一輸出子模塊以及第二輸出子模塊； 所述第一輸出子模塊，分別連接所述第三節(jié)點、所述第二電壓端以及本級信號輸出端；用于根據(jù)所述第三節(jié)點的電位，將所述第二電壓端輸入的信號傳輸至所述本級信號輸出端; 所述第二子輸出模塊，分別連接所述第二節(jié)點、所述第二時鐘信號端以及所述本級信號輸出端；用于根據(jù)所述第二節(jié)點的電位，將所述第二時鐘信號端輸入的掃描信號傳輸至所述本級信號輸出端。
3.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，所述第二輸出子模塊包括: 第二晶體管，其柵極與第二節(jié)點相連接，第一極連接第二時鐘信號端，第二極連接所述本級信號輸出端； 第一電容，其一端與所述第二晶體管的柵極相連接，另一端連接所述第二晶體管的第二極。
4.根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于，所述第一輸出子模塊包括: 第十晶體管，其柵極連接所述第三節(jié)點，第一極與所述本級信號輸出端相連接，第二極連接所述第二電壓端； 第二電容，其一端連接所述第十晶體管的柵極，另一端與所述第十晶體管的第二極相連接。
5.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述輸入模塊包括: 第三晶體管，其柵極連接所述第一時鐘信號端，第一極與所述第一節(jié)點相連接，第二極連接所述觸發(fā)信號端； 第四晶體管，其柵極連接所述第二時鐘信號端，第一極連接所述觸發(fā)信號端，第二極與所述第一節(jié)點相連接。
6.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一控制模塊包括: 第五晶體管，其柵極連接所述第一時鐘信號端，第一極連接所述第一電壓端，第二極與所述第三節(jié)點相連接； 第六晶體管，其柵極連接所述第一晶體管的第二極，第一極連接所述第三時鐘信號端，第二極與所述第三節(jié)點相連接。
7.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第二控制單元包括: 第七晶體管，其柵極連接所述第二時鐘信號端，第一極與所述第二節(jié)點相連接； 第八晶體管，其柵極連接所述第一時鐘信號端，第一極連接所述第二節(jié)點，第二極與所述第二電壓端相連接； 第九晶體管，其柵極連接所述第三節(jié)點，第一極與所述第七晶體管的第二極相連接，第二極連接所述第二電壓端。
8.根據(jù)權(quán)利要求1-7任一項所述的移位寄存器單元，其特征在于，所述第一晶體管、所述第二晶體管、所述第三晶體管、所述第四晶體管、所述第五晶體管、所述第六晶體管、所述第七晶體管、所述第八晶體管、所述第九晶體管以及所述第十晶體管均為P型晶體管或N型晶體管。
9.一種柵極驅(qū)動電路，其特征在于，包括多級如權(quán)利要求1至8任一項所述的移位寄存器單元； 除最后兩級移位寄存器單元外，第i個移位寄存器單元的本級信號輸出端與第i+2個移位寄存器單元的信號輸入端相連接； 其中，1彡i彡η-2，η為所述移位寄存器單元的總數(shù)。
10.一種顯示裝置，其特征在于，包括如權(quán)利要求9所述的柵極驅(qū)動電路。
【文檔編號】G09G3/32GK204257215SQ201420816213
【公開日】2015年4月8日 申請日期:2014年12月18日 優(yōu)先權(quán)日:2014年12月18日
【發(fā)明者】鄭燦 申請人:京東方科技集團(tuán)股份有限公司