本發(fā)明涉及像素驅(qū)動，具體涉及一種共柵極的像素驅(qū)動電路。

背景技術(shù)：

1、在傳統(tǒng)的場序(field?sequential)或者色序法(color?sequential)顯示驅(qū)動技術(shù)中，需在所有畫面data數(shù)據(jù)寫入完成，并在液晶偏轉(zhuǎn)到穩(wěn)定狀態(tài)后才可開啟背光，否則會有畫面混亂的現(xiàn)象發(fā)生，因此數(shù)據(jù)寫入及液晶偏轉(zhuǎn)時間會極大壓縮背光開啟時間，導(dǎo)致顯示屏亮度提升困難，以及刷新率和分辨率提升困難、功耗增加和背光材料成本增加等問題。因此如何加快液晶驅(qū)動時間，增加背光開啟時間，是很重要的課題。

2、對于柵極控制驅(qū)動結(jié)構(gòu)的電路，其存儲電容需求相比電荷分享或者常規(guī)傳統(tǒng)lcd像素驅(qū)動電路來說更小。以傳統(tǒng)顯示電路為例，cst至少為clc的同一數(shù)量級，在部分高刷新產(chǎn)品中，甚至為clc的幾十倍。由于clc的大小與液晶偏轉(zhuǎn)有關(guān)，而液晶偏轉(zhuǎn)與電壓相關(guān)，且液晶的響應(yīng)需要時間，因此充電時間越短的情況下，clc來不及反應(yīng)至目標(biāo)電位電容，需要cst為其持續(xù)供電。

3、對于柵極控制驅(qū)動結(jié)構(gòu)的電路來說，令數(shù)據(jù)電容存入驅(qū)動晶體管柵極信號內(nèi)vg=vdata。當(dāng)vpixel＜vdata，且vg-vpixel>vth，此時形成溝道。柵極控制的驅(qū)動晶體管工作在飽和區(qū)。對于nmos來說，vdg=vdd-vg＞vth。此時對于vpixel，會有電子從vpixle流向vdd,逐漸拉高vpixel電位，直至到達接近vgs=vth，vdg>vth的平衡狀態(tài)。因為此時若有電子繼續(xù)流出，vs將電位增高，vgs＜vth，器件溝道將夾斷。此外從上述驅(qū)動過程中可知，對于目標(biāo)充電電位只與柵極信號電位有關(guān)，與柵極信號電容無關(guān)，因此柵極信號電容可以做的很小，有利于開口率的提升。然而其也有致命的缺點。對于nmos，前一幀信號為負(fù)幀電壓，下一幀為正幀電壓，能夠滿足vgs＞vth的狀態(tài)，而對于相反的前一幀為正幀電壓，下一幀為負(fù)幀電壓，vgs＜vth，溝道不能打開，無法實現(xiàn)相同柵極驅(qū)動過程。

4、即使此時令vpixel為驅(qū)動過程的vd，采用放電邏輯令vdd為低電位，滿足vg-vdd＞vth實現(xiàn)溝道打開。由于電子流入vpixel使得vpixel電位不斷降低，至vpixle-vg=vth。然而由于溝道仍然存在，vpixel會繼續(xù)有電子流入，電位持續(xù)降低至vdd。因此如何保證柵極控制下的液晶極性反轉(zhuǎn)是柵極控制方案在液晶應(yīng)用的限制。

5、綜上所述，傳統(tǒng)的柵極控制的像素驅(qū)動電路存在無法進行液晶極性反轉(zhuǎn)的問題。

技術(shù)實現(xiàn)思路

1、有鑒于此，本發(fā)明提供一種共柵極的像素驅(qū)動電路，通過改進電路結(jié)構(gòu)及驅(qū)動時序，解決了傳統(tǒng)的柵極控制的像素驅(qū)動電路存在的無法進行液晶極性反轉(zhuǎn)的問題。

2、為解決以上問題，本發(fā)明的技術(shù)方案為采用一種共柵極的像素驅(qū)動電路，包括：預(yù)存儲模塊和驅(qū)動模塊，其中，所述預(yù)存儲模塊包括第一晶體管和第二晶體管，所述第一晶體管的第一源漏極耦接至數(shù)據(jù)信號線，第二源漏極耦接至預(yù)存儲電容和第二晶體管，柵極耦接至控制信號線；所述第二晶體管的柵極耦接至轉(zhuǎn)移信號線；所述驅(qū)動模塊包括第三晶體管和第四晶體管，所述第三晶體管的第一源漏極耦接至第一全局信號，第二源漏極耦接至像素電容；所述第四晶體管的第一源漏極耦接至第二全局信號，第二源漏極耦接至所述像素電容；所述第三晶體管和所述第四晶體管的柵極均耦接至所述第二晶體管的第二源漏極。

3、可選地，所述第三晶體管為n型mos管且所述第四晶體管為p型mos管的情況下，所述第三晶體管和所述第四晶體管的第二源漏極均耦接至所述像素電容的同一端，所述像素電容的另一端耦接至公共信號線。

4、可選地，所述第三晶體管和所述第四晶體管還能夠均被配置為雙柵晶體管。

5、可選地，所述第三晶體管的第二柵極耦接至第一參考信號線和所述第四晶體管的第二柵極耦接至第二參考信號線，其中，所述第三晶體管的第二源漏極均耦接至所述像素電容的一端，所述第四晶體管的第二源漏極均耦接至所述像素電容的另一端。

6、可選地，所述第三晶體管的第二柵極耦接至第二全局信號和所述第四晶體管的第二柵極耦接至第一全局信號，其中，所述第三晶體管的第二源漏極均耦接至所述像素電容的一端，所述第四晶體管的第二源漏極均耦接至所述像素電容的另一端。

7、可選地，所述預(yù)存儲電容遠離晶體管的一端耦接至公共信號線。

8、可選地，所述像素驅(qū)動電路還包括復(fù)位模塊，所述復(fù)位模塊包括第五晶體管，所述第五晶體管的第一源漏極耦接至公共信號，第二源漏極耦接至所述第三晶體管和所述第四晶體管的柵極，柵極耦接至復(fù)位信號線。

9、可選地，在正極性幀時：背光開啟階段，控制信號跳變?yōu)楦唠娢唬龅谝痪w管打開，數(shù)據(jù)信號存儲至所述預(yù)存儲電容；背光關(guān)閉階段，轉(zhuǎn)移信號跳變?yōu)楦唠娢唬诙中盘柡偷谝蝗中盘栂群筇優(yōu)楦唠娢?，?shù)據(jù)信號傳輸至所述第三晶體管和所述第四晶體管的柵極，此時，所述第三晶體管導(dǎo)通、所述第四晶體管保持關(guān)斷，從而通過所述第三晶體管將正極性的數(shù)據(jù)信號傳輸至所述像素電容。

10、可選地，在負(fù)極性幀時：背光開啟階段，控制信號跳變?yōu)楦唠娢?，所述第一晶體管打開，數(shù)據(jù)信號存儲至所述預(yù)存儲電容；背光關(guān)閉階段，轉(zhuǎn)移信號跳變?yōu)楦唠娢?，第一全局信號和第二全局信號先后跳變?yōu)榈碗娢?，?shù)據(jù)信號傳輸至所述第三晶體管和所述第四晶體管的柵極，此時，所述第三晶體管關(guān)斷、所述第四晶體管導(dǎo)通，從而通過所述第四晶體管將負(fù)極性的數(shù)據(jù)信號傳輸至所述像素電容。

11、本發(fā)明的首要改進之處為提供的共柵極的像素驅(qū)動電路，通過設(shè)置預(yù)存儲電容與晶體管配合，使得在當(dāng)前幀的背光發(fā)光時間內(nèi)，利用預(yù)存儲電容存儲下一幀的灰階電壓，實現(xiàn)在背光關(guān)閉時全部像素同步實現(xiàn)灰階電壓，極大減小了像素電壓的寫入時間，相對地增加背光發(fā)光時間。

12、同時本發(fā)明通過將第三晶體管和第四晶體管的柵極均耦接至所述第二晶體管的第二源漏極，通過共柵極實現(xiàn)了更小的電容面積占比，實現(xiàn)液晶電容兩端電壓隨幀反轉(zhuǎn)，解決了傳統(tǒng)的柵極控制的像素驅(qū)動電路存在的無法進行液晶極性反轉(zhuǎn)的問題，避免了液晶極化問題。

13、并且通過第三晶體管和第四晶體管相配合，實現(xiàn)了在任意幀第三晶體管與第四晶體管中僅有一個晶體管處于導(dǎo)通工作狀態(tài)，從而降低了晶體管閾值電壓漂移的速率，提升了像素驅(qū)動電路的灰階控制的準(zhǔn)確性。

技術(shù)特征：

1.一種共柵極的像素驅(qū)動電路，其特征在于，包括：預(yù)存儲模塊和驅(qū)動模塊，其中，

2.根據(jù)權(quán)利要求1所述的像素驅(qū)動電路，其特征在于，所述第三晶體管（m3）為n型mos管且所述第四晶體管（m4）為p型mos管的情況下，

3.根據(jù)權(quán)利要求1所述的像素驅(qū)動電路，其特征在于，所述第三晶體管（m3）和所述第四晶體管（m4）還能夠均被配置為雙柵晶體管。

4.根據(jù)權(quán)利要求3所述的像素驅(qū)動電路，其特征在于，所述第三晶體管（m3）的第二柵極耦接至第一參考信號線（ref1）和所述第四晶體管（m4）的第二柵極耦接至第二參考信號線（ref2），其中，

5.根據(jù)權(quán)利要求3所述的像素驅(qū)動電路，其特征在于，所述第三晶體管（m3）的第二柵極耦接至第二全局信號（vdd2）和所述第四晶體管（m4）的第二柵極耦接至第一全局信號（vdd1），其中，

6.根據(jù)權(quán)利要求1所述的像素驅(qū)動電路，其特征在于，所述預(yù)存儲電容（cst）遠離晶體管的一端耦接至公共信號線（com）。

7.根據(jù)權(quán)利要求1所述的像素驅(qū)動電路，其特征在于，所述像素驅(qū)動電路還包括復(fù)位模塊，

8.根據(jù)權(quán)利要求2所述的像素驅(qū)動電路，其特征在于，在正極性幀時：

9.根據(jù)權(quán)利要求8所述的像素驅(qū)動電路，其特征在于，在負(fù)極性幀時：

技術(shù)總結(jié)
本發(fā)明公開了一種共柵極的像素驅(qū)動電路，包括：預(yù)存儲模塊和驅(qū)動模塊，其中，所述預(yù)存儲模塊包括第一晶體管和第二晶體管，所述第一晶體管的第一源漏極耦接至數(shù)據(jù)信號線，第二源漏極耦接至預(yù)存儲電容和第二晶體管，柵極耦接至控制信號線；所述第二晶體管的柵極耦接至轉(zhuǎn)移信號線；所述驅(qū)動模塊包括第三晶體管和第四晶體管，所述第三晶體管的第一源漏極耦接至第一全局信號，第二源漏極耦接至像素電容；所述第四晶體管的第一源漏極耦接至第二全局信號，第二源漏極耦接至所述像素電容；所述第三晶體管和所述第四晶體管的柵極均耦接至所述第二晶體管的第二源漏極。

技術(shù)研發(fā)人員：張錦,任浩
受保護的技術(shù)使用者：成都九天畫芯科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/10