一種移位寄存器及其驅動方法
【技術領域】
[0001]本發(fā)明涉及顯示技術，尤其涉及一種移位寄存器及其驅動方法
【背景技術】
[0002]移位寄存器用于寄存數(shù)據(jù)，還用于在時鐘信號的作用下使其中的數(shù)據(jù)依次左移或右移。
[0003]如專利號為US20140055444A1提供的專利方案，其移位寄存器如圖1a所示，其電路時序圖如圖1b所示。結合圖1a和圖1b所示，該移位寄存器的t5時刻會出現(xiàn)以下兩種情況:1、由于CLK2變低，CLK2會藉由Cl的耦合將NI節(jié)點拉低，M2就會開啟，將N2置高，移位寄存器無法正常工作；2、由于CLK2變低，CLK2會藉由Cl的耦合將NI節(jié)點拉低，但由于此時N2為低電平，M5開啟，M4也開啟，NI節(jié)點在M2開啟之前便會拉回到高電平，保證了電路正常工作。
[0004]由此可知，現(xiàn)有技術提供的移位寄存器會存在競爭的風險，影響電路的穩(wěn)定。

【發(fā)明內(nèi)容】

[0005]有鑒于此，本發(fā)明提供一種移位寄存器及其驅動方法。
[0006]本發(fā)明提供了一種移位寄存器，包括:
[0007]第一輸入模塊、第二輸入模塊和輸出模塊；
[0008]第一輸入端、第二輸入端、第三輸入端、第四輸入端、第五輸入端、第六輸入端和第一輸出端；所述第一輸入端接入第一脈沖信號，所述第二輸入端接入第二脈沖信號，所述第三輸入端接入第一時鐘信號，所述第四輸入端接入第二時鐘信號，所述第五輸入端接入第一電平信號，所述第六輸入端接入第二電平信號；
[0009]所述第一輸入模塊包括第一晶體管和第二晶體管；所述第一晶體管的柵極連接所述第一輸入端，所述第一晶體管的源極連接所述第五輸入端，所述第一晶體管的漏極連接第一節(jié)點；所述第二晶體管的柵極連接所述第一輸入端，所述第二晶體管的源極連接所述第四輸入端，所述第二晶體管的漏極連接第二節(jié)點；
[0010]所述第二輸入模塊連接所述第二輸入端、第三輸入端和第四輸入端；所述第二輸入模塊與所述第一輸入模塊在所述第一節(jié)點電連接；
[0011]所述輸出模塊連接所述第五輸入端、第六輸入端和第一輸出端；所述輸出模塊與所述第一輸入模塊在所述第一節(jié)點和所述第二節(jié)點電連接；所述輸出模塊與所述第二輸入模塊在所述第一節(jié)點電連接。
[0012]本發(fā)明還提供了驅動上述移位寄存器的驅動方法，包括:
[0013]第一時間段；與所述第二輸入模塊連接的第二輸入端輸入第二脈沖信號，與所述第二輸入模塊連接的第三輸入端輸入的第一時鐘信號控制所述第二輸入模塊將所述第二脈沖信號傳輸至所述第一節(jié)點；
[0014]第二時間段:所述第一輸入端輸入第一脈沖信號，控制所述第一晶體管和所述第二晶體管打開，所述第一晶體管將所述第五輸入端接入的第一電平信號傳輸至所述第一節(jié)點，所述第二晶體管將所述第四輸入的接入的第二時鐘信號傳輸至所述第二節(jié)點；所述第二節(jié)點上的第二時鐘信號控制所述輸出模塊輸出第四脈沖信號；
[0015]第三時間段:所述第一時鐘信號控制所述第二輸入模塊將所述第二脈沖信號傳輸至所述第一節(jié)點；所述第一節(jié)點上的第二脈沖信號控制所述輸出模塊輸出第四脈沖信號；
[0016]所述第二脈沖信號在所述第一時間段和所述第二時間段相位相反；所述第四脈沖信號在所述第二時間段與所述第三時間段相位相反，所述第一時鐘信號和所述第二時鐘信號在所述第一時間段、第二時間段、第三時時間段相位均相反。
[0017]本發(fā)明提供的移位寄存器的第一輸入模塊控制第二節(jié)點的電位，進而控制第五輸入端與第一輸出端的導通，以將第五輸入端傳輸?shù)牡谝浑娖叫盘栞敵鲋恋谝惠敵龆溯敵霾⒆鳛橛行б莆恍盘栞敵鲋链渭壱莆患拇嫫?，使次級移位寄存器正常工作。本發(fā)明提供的移位寄存器的穩(wěn)定性好、傳輸性能優(yōu)異、工作穩(wěn)定、性能良好，解決了現(xiàn)有技術中移位寄存器穩(wěn)定性差、工作不穩(wěn)定的情況。
【附圖說明】
[0018]圖1a是現(xiàn)有技術中一種移位寄存器電路結構示意圖；
[0019]圖1b是圖1a中移位寄存器對應的驅動時序圖；
[0020]圖2是本發(fā)明實施例提供的一種移位寄存器的示意圖；
[0021]圖3a是本發(fā)明實施例提供的一種移位寄存器的示意圖；
[0022]圖3b是3a提供的移位寄存器對應的驅動時序不意圖；
[0023]圖4是本發(fā)明實施例提供的另一種移位寄存器的示意圖；
[0024]圖5a是本發(fā)明實施例提供的一種移位寄存器的示意圖；
[0025]圖5b是圖5a提供的移位寄存器對應的驅動時序不意圖；
[0026]圖6是本發(fā)明提供的另一種移位寄存器的示意圖；
[0027]圖7是圖6提供的移位寄存器對應的驅動時序不意圖。
【具體實施方式】
[0028]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更為明顯易懂，下面將結合附圖和實施例對本發(fā)明做進一步說明。
[0029]需要說明的是，在以下描述中闡述了具體細節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來實施，本領域技術人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開的【具體實施方式】的限制。
[0030]請參考圖2，圖2是本發(fā)明實施例提供的一種移位寄存器的示意圖。本實施例提供的移位寄存器的技術方案適用于提高電路穩(wěn)定性的情況。如圖所示，本實施例提供的移位寄存器包括:第一輸入模塊10、第二輸入模塊20和輸出模塊30 ;第一輸入端INl、第二輸入端IN2、第三輸入端IN3、第四輸入端IN4、第五輸入端IN5、第六輸入端IN6和第一輸出端OUTlo其中第一輸入端INl接入第一脈沖信號PSl，第二輸入端IN2接入第二脈沖信號PS2，第三輸入端IN3接入第一時鐘信號CK，第四輸入端IN4接入第二時鐘信號CKB，第五輸入端接入第一電平信號VGl，第六輸入端IN6接入第二電平信號VG2。
[0031]請繼續(xù)參考圖2，本實施例中，第一輸入模塊10包括第一晶體管Ml和第二晶體管M2 ;第一晶體管Ml的柵極連接第一輸入端IN1，以接入第一脈沖信號PS1，第一晶體管Ml的源極連接第五輸入端IN5，第一晶體管Ml的漏極連接第一節(jié)點NI ;第二晶體管M2的柵極連接第一輸入端IN1，第二晶體管M2的源極連接第四輸入端IN4，第二晶體管M2的漏極連接第二節(jié)點N2。
[0032]第二輸入模塊20連接第二輸入端IN2、第三輸入端IN3和第四輸入端IN4 ;并且該第二輸入模塊20與第一輸入模塊10在第一節(jié)點NI電連接。
[0033]輸出模塊30連接第五輸入端IN5、第六輸入端IN6和第一輸出端OUTl ;該輸出模塊30與第一輸入模塊10在第一節(jié)點NI和第二節(jié)點N2電連接；輸出模塊30與第二輸入模塊20在第一節(jié)點NI電連接。
[0034]其中，在本實施例中，第一晶體管Ml和第二晶體管M2為P型溝道薄膜晶體管，此時第一電平信號VGl的電位比第二電平信號VG2電位高，即在本實施例中，第二電平信號VG2的電位為可控制P型溝道薄膜晶體管開啟的電位。在本發(fā)明的其他實施例中，第一晶體管Ml和第二晶體管M2也可以為N型溝道薄膜晶體管，此時第一電平信號VGl的電位比第二電平信號VG2電位低，在N型溝道薄膜晶體管中，第二電平信號VG2的電位為可控制晶體管開啟的電位。
[0035]如上所述的實施例，第一輸入模塊10的第一晶體管Ml和第二輸入模塊20根據(jù)第一脈沖信號PSl和第一電平信號VGl的控制以及根據(jù)第二脈沖信號PS2、第一時鐘信號CK和第二時鐘信號CKB的控制，使得第一節(jié)點NI處于低電位狀態(tài)或者高電位狀態(tài)。同時第一輸入模塊10的第二晶體管M2根據(jù)第一脈沖信號PSl和第二時鐘信號CKB的控制使得第二節(jié)點N2處于低電位狀態(tài)或者高電位狀態(tài)。而輸出模塊30則在第一節(jié)點NI和第二節(jié)點N2的控制下，在不同的時間由第一輸出端OUTl輸出第一電平信號VGl的高電平或者輸出第二電平信號VG2的低電平作為第四脈沖信號PS4。
[0036]在上述方案的基礎上，第二輸入模塊20和輸出模塊30均可通過多種電路方式實現(xiàn)，在此以下述實施例為例進行描述，但本發(fā)明提供的第二輸入模塊20和輸出模塊30的電路不限于下述實施例，還可通過其他多種組合形式實現(xiàn)。
[0037]參考圖3a所示，為本發(fā)明實施例提供的一種移位寄存器的示意圖。在圖2所述移位寄存器的基礎上，圖3a所示移位寄存器包括第一輸入模塊10、第二輸入模塊20和輸出模塊30。
[0038]第一輸入模塊10包括第一晶體管Ml和第二晶體管M2 ;第一晶體管Ml的柵極連接第一輸入端IN1，第一晶體管Ml的源極連接第五輸入端IN5，第一晶體管Ml的漏極連接第一節(jié)點NI ;第二晶體管M2的柵極連接第一輸入端IN1，第二晶體管M2的源極連接第四輸入端IN4，第二晶體管M2的漏極連接第二節(jié)點N2。
[0039]第二輸入模塊20包括第三晶體管M3和第一電容Cl。第三晶體管M3的柵極連接第三輸入端IN3，第三晶體管M3的源極連接第二輸入端IN2，第三晶體管M3的漏極連接第一節(jié)點NI ;第一電容Cl連接于第一節(jié)點NI與第四輸入端IN4之間。
[0040]輸出模塊30包括第四晶體管M4、第五晶體管M5、第六晶體管M6、第二電容C2。第四晶體管M4的柵極連接第一節(jié)點NI，第四晶體管M4的源極連接第六輸入端IN6，第四晶體管M4的漏極連接第一輸出端OUTl。第五晶體管M5的柵極連接第二節(jié)點N2，第五晶體管M5的源極連接第五輸入端IN5，第五晶體管M5的