移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路及顯示裝置的制造方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路及顯示裝置，屬于顯示技術(shù)領(lǐng)域。該移位寄存器單元包括：輸入模塊、復(fù)位模塊、第一下拉控制模塊和N個輸出模塊，該輸入模塊和該復(fù)位模塊能夠控制上拉結(jié)點的電位，該第一下拉控制模塊能夠控制第一下拉節(jié)點的電位，每個輸出模塊能夠在上拉結(jié)點和第一下拉節(jié)點的控制下，向信號輸出端輸出對應(yīng)的時鐘信號，該移位寄存器單元能夠分別通過該N個輸出模塊輸出的信號驅(qū)動N行像素單元。相比于相關(guān)技術(shù)中每個移位寄存器單元只能驅(qū)動一行像素單元，本發(fā)明提供的移位寄存器單元能夠減少柵極驅(qū)動電路中所需使用的移位寄存器單元的個數(shù)，進而減少了柵極驅(qū)動電路所占的版圖面積。本發(fā)明用于顯示圖像。
【專利說明】
移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路及顯示裝置
技術(shù)領(lǐng)域
[0001] 本發(fā)明涉及顯示技術(shù)領(lǐng)域，特別涉及一種移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電 路及顯示裝置。
【背景技術(shù)】
[0002] 顯示裝置在顯示圖像時，需要利用柵極驅(qū)動電路(英文:Gate Driver on Array; 簡稱:GOA)對像素單元進行掃描，柵極驅(qū)動電路(也稱移位寄存器)包括多個移位寄存器單 元，每個移位寄存器單元對應(yīng)一行像素單元，由多個移位寄存器單元實現(xiàn)對顯示裝置的像 素單元的逐行掃描驅(qū)動，以顯示圖像。
[0003] 但隨著顯示裝置中像素數(shù)目的提高，柵極驅(qū)動電路在一幀時間內(nèi)所需掃描的行數(shù) 增加，以及對超窄邊框顯示裝置的需求，這就要求移位寄存器單元的版圖面積要更小。相關(guān) 技術(shù)中有一種移位寄存器單元，它通常通過多個晶體管和電容器來控制電路輸出信號的電 位的尚低。
[0004] 但是，相關(guān)技術(shù)中每個移位寄存器單元所包括的元件較多，使得柵極驅(qū)動電路在 顯示裝置中所占用的版圖面積較大。
【發(fā)明內(nèi)容】
[0005] 為了解決相關(guān)技術(shù)中柵極驅(qū)動電路占用版圖面積較大的問題，本發(fā)明提供了一種 移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路及顯示裝置。所述技術(shù)方案如下：
[0006] 第一方面，提供了 一種移位寄存器單元，所述移位寄存器單元包括：
[0007] 輸入模塊、復(fù)位模塊、第一下拉控制模塊和N個輸出模塊，所述移位寄存器單元能 夠分別通過所述N個輸出模塊輸出的信號驅(qū)動N行像素單元，所述N為大于或等于2的整數(shù)；
[0008] 所述輸入模塊分別與輸入信號端和上拉節(jié)點連接，用于在來自所述輸入信號端的 輸入信號的控制下，控制所述上拉節(jié)點的電位；
[0009] 所述復(fù)位模塊分別與復(fù)位信號端、第一參考信號端和所述上拉節(jié)點連接，用于在 來自所述復(fù)位信號端的復(fù)位信號和來自所述第一參考信號端的第一參考信號的控制下，控 制所述上拉節(jié)點的電位；
[0010]所述第一下拉控制模塊分別與第一控制信號端、所述第一參考信號端、所述上拉 節(jié)點和第一下拉節(jié)點連接，用于在來自所述第一控制信號端的第一控制信號、所述第一參 考信號和所述上拉節(jié)點的控制下，控制所述第一下拉節(jié)點的電位；
[0011] 所述N個輸出模塊中，第i個輸出模塊分別與N個時鐘信號端中第i時鐘信號端、第 二參考信號端、所述上拉節(jié)點和所述第一下拉節(jié)點連接，所述第i個輸出模塊用于在所述上 拉節(jié)點和所述第一下拉節(jié)點的控制下，向信號輸出端輸出來自所述第二參考信號端的第二 參考信號或者來自所述第i時鐘信號端的第i時鐘信號。
[0012] 可選的，所述移位寄存器單元還包括:第二下拉控制模塊；
[0013] 所述第二下拉控制模塊分別與第二控制信號端、所述第一參考信號端、所述上拉 節(jié)點和第二下拉節(jié)點連接，用于在來自所述第二控制信號端的第二控制信號、所述第一參 考信號和所述上拉節(jié)點的控制下，控制所述第二下拉節(jié)點的電位；
[0014] 所述第i個輸出模塊還與所述第二下拉節(jié)點連接，所述第i個輸出模塊用于在所述 上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點的控制下，向所述第i個輸出模塊的信號 輸出端輸出來自所述第二參考信號端的第二參考信號或者來自所述第i時鐘信號端的第i 時鐘信號。
[0015] 可選的，每個所述輸出模塊包括兩個輸出端，所述兩個輸出端包括信號輸出端和 移位輸出端，且每個所述輸出模塊還與所述第一參考信號端連接；
[0016] 所述第i個輸出模塊還用于在所述上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉 節(jié)點的控制下，向所述第i個輸出模塊的移位輸出端輸出所述第一參考信號或者所述第i時 鐘信號。
[0017] 可選的，所述輸入模塊，包括:第一晶體管；
[0018] 所述第一晶體管的柵極與所述輸入信號端連接，第一極與所述輸入信號端連接， 第二極與所述上拉節(jié)點連接；
[0019] 所述復(fù)位模塊，包括:第二晶體管、第三晶體管和第四晶體管；
[0020] 所述第二晶體管的柵極與所述復(fù)位信號端連接，第一極與所述第一參考信號端連 接，第二極與所述上拉節(jié)點連接；
[0021] 所述第三晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第一參考信號端 連接，第二極與所述上拉節(jié)點連接；
[0022] 所述第四晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第一參考信號端 連接，第二極與所述上拉節(jié)點連接；
[0023] 所述第一下拉控制模塊，包括:第五晶體管、第六晶體管、第七晶體管和第八晶體 管；
[0024] 所述第五晶體管的柵極與所述第一控制信號端連接，第一極與所述第一控制信號 端連接，第二極與所述第六晶體管的柵極連接；
[0025] 所述第六晶體管的第一極與所述第一控制信號端連接，第二極與所述第一下拉節(jié) 點連接；
[0026] 所述第七晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第六晶體管的柵極連接；
[0027] 所述第八晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第一下拉節(jié)點連接；
[0028] 所述第i個輸出模塊，包括:第九晶體管、第十晶體管和第十一晶體管；
[0029] 所述第九晶體管的柵極與所述上拉節(jié)點連接，所述第九晶體管的第一極與所述第 i時鐘信號端連接，所述第九晶體管的第二極與所述第i個輸出模塊的信號輸出端連接；
[0030] 所述第十晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第二參考信號端 連接，第二極與所述第i個輸出模塊的信號輸出端連接；
[0031] 所述第十一晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第二參考信號 端連接，第二極與所述第i個輸出模塊的信號輸出端連接。
[0032] 可選的，所述第二下拉控制模塊，包括:第十二晶體管、第十三晶體管、第十四晶體 管和第十五晶體管；
[0033]所述第十二晶體管的柵極和第一極與所述第二控制信號端連接，第二極與所述第 十三晶體管的柵極連接，所述第十三晶體管的第一極與所述第二控制信號端連接，第二極 與所述第二下拉節(jié)點連接；
[0034]所述第十四晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第十三晶體管的柵極連接；
[0035] 所述第十五晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第二下拉節(jié)點連接。
[0036] 可選的，所述第i個輸出模塊，還包括:第十六晶體管、第十七晶體管和第十八晶體 管；
[0037] 所述第十六晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第i時鐘信號端連 接，第二極與所述第i個輸出模塊的移位輸出端連接；
[0038] 所述第十七晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第一參考信號 端連接，第二極與所述第i個輸出模塊的移位輸出端連接；
[0039]所述第十八晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第一參考信號 端連接，第二極與所述第i個輸出模塊的移位輸出端連接。
[0040] 第二方面，提供了一種移位寄存器單元的驅(qū)動方法，所述方法用于驅(qū)動第一方面 所述的移位寄存器單元，所述移位寄存器單元單元包括:輸入模塊、復(fù)位模塊、第一下拉控 制模塊和N個輸出模塊，所述方法包括:啟動階段、N個輸出階段、復(fù)位階段和保持階段；
[0041] 所述啟動階段中，輸入信號端輸入的輸入信號為第一電位，所述輸入模塊控制所 述上拉節(jié)點的電位為第一電位；
[0042] 所述N個輸出階段的第i輸出階段中，N個時鐘信號端中第i時鐘信號端輸入的第i 時鐘信號為第一電位，所述上拉節(jié)點保持第一電位，控制所述第i個輸出模塊向信號輸出端 輸出所述第i時鐘信號，所述i為大于〇且小于等于N的整數(shù)；
[0043]所述復(fù)位階段中，所述上拉節(jié)點保持第一電位，所述N個時鐘信號端中每個時鐘信 號端輸入的時鐘信號均為第二電位，控制所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的 信號輸出端輸出處于第二電位的時鐘信號。
[0044] 所述保持階段中，復(fù)位信號端輸入的復(fù)位信號為第一電位，第一控制信號端輸入 的第一控制信號為第一電位，所述復(fù)位模塊控制所述上拉節(jié)點的電位為第二電位，所述第 一下拉控制模塊控制第一下拉節(jié)點的電位為第一電位，在所述上拉節(jié)點和所述第一下拉節(jié) 點的控制下，所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的信號輸出端輸出來自第二參 考信號端的第二參考信號。
[0045] 可選的，所述移位寄存器單元還包括:第二下拉控制模塊;所述保持階段中，第二 控制信號端輸入的第二控制信號為第一電位，所述第二下拉控制模塊控制第二下拉節(jié)點的 電位為第一電位，在所述上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點的控制下，所述 N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的信號輸出端輸出所述第二參考信號。
[0046] 可選的，每個所述輸出模塊包括兩個輸出端，所述兩個輸出端包括信號輸出端和 移位輸出端，且每個所述輸出模塊還與所述第一參考信號端連接；
[0047] 所述第i輸出階段中，在所述上拉節(jié)點的控制下，所述第i個輸出模塊還會向所述 第i個輸出模塊的移位輸出端輸出所述第i時鐘信號；
[0048] 所述保持階段中，在所述上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點的控 制下，所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的移位輸出端輸出來自所述第一參考 信號端的第一參考信號。
[0049] 第三方面，提供一種柵極驅(qū)動電路，所述柵極驅(qū)動電路包括Μ個級聯(lián)的如權(quán)利要求 1至6任一所述的移位寄存器單元，每個所述移位寄存器單元包括Ν個輸出模塊，每個所述移 位寄存器單元用于驅(qū)動Ν行像素單元，所述Μ和Ν均為大于等于2的整數(shù)。
[0050] 可選的，每個所述移位寄存器單元包括第一輸出模塊和第二輸出模塊，每個所述 輸出模塊包括兩個輸出端，所述兩個輸出端包括信號輸出端和移位輸出端；
[0051] 所述Μ個移位寄存器單元中，第一和第二個移位寄存器單元的輸入信號端分別與 幀開啟信號端連接，第j個移位寄存器單元的輸入信號端與第j_2個移位寄存器單元中第二 輸出模塊的移位輸出端連接，所述j為大于2且小于等于Μ的整數(shù)；
[0052]所述Μ個移位寄存器單元中，第2η-1個移位寄存器單元的復(fù)位信號端與第2η+2個 移位寄存器單元中第一輸出模塊的移位輸出端連接，第2η個移位寄存器單元的復(fù)位信號端 與第2η+1個移位寄存器單元中第二輸出模塊的移位輸出端連接，所述η為小于等于[Μ/2」 的正整數(shù)，L」表示向下取整。
[0053]第四方面，提供一種顯示裝置，所述顯示裝置包括第三方面所述的柵極驅(qū)動電路。
[0054] 本發(fā)明提供的技術(shù)方案帶來的有益效果是：
[0055] 本發(fā)明提供了一種移位寄存器單元、驅(qū)動方法、柵極驅(qū)動電路及顯示裝置，該移位 寄存器單元包括:輸入模塊、復(fù)位模塊、第一下拉控制模塊和Ν個輸出模塊，該輸入模塊和該 復(fù)位模塊能夠控制上拉結(jié)點的電位，該第一下拉控制模塊能夠控制第一下拉節(jié)點的電位， 每個輸出模塊能夠在上拉結(jié)點和第一下拉節(jié)點的控制下，向信號輸出端輸出對應(yīng)的時鐘信 號，該移位寄存器單元能夠分別通過該Ν個輸出模塊輸出的信號驅(qū)動Ν行像素單元。相比于 相關(guān)技術(shù)中每個移位寄存器單元只能驅(qū)動一行像素單元，本發(fā)明提供的移位寄存器單元能 夠減少柵極驅(qū)動電路中所需使用的移位寄存器單元的個數(shù)，進而減少了柵極驅(qū)動電路所占 的版圖面積。
【附圖說明】
[0056] 為了更清楚地說明本發(fā)明實施例中的技術(shù)方案，下面將對實施例描述中所需要使 用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于 本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他 的附圖。
[0057]圖1是本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0058]圖2是本發(fā)明實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0059] 圖3是本發(fā)明實施例提供的又一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0060] 圖4是本發(fā)明實施例提供的再一種移位寄存器單元的結(jié)構(gòu)示意圖；
[0061 ]圖5是本發(fā)明實施例提供的一種移位寄存器單元的驅(qū)動方法的流程圖；
[0062]圖6是本發(fā)明實施例提供的一種移位寄存器單元的驅(qū)動過程的時序圖；
[0063]圖7是本發(fā)明實施例提供的另一種移位寄存器單元的驅(qū)動過程的時序圖；
[0064]圖8是本發(fā)明實施例提供的一種第一控制信號和第二控制信號的時序圖；
[0065] 圖9是本發(fā)明實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖。
【具體實施方式】
[0066] 為使本發(fā)明的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合附圖對本發(fā)明實施方 式作進一步地詳細描述。
[0067] 本發(fā)明所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性 相同的器件，根據(jù)在電路中的作用本發(fā)明的實施例所采用的晶體管主要為開關(guān)晶體管。由 于這里采用的開關(guān)晶體管的源極、漏極是對稱的，所以其源極、漏極是可以互換的。在本發(fā) 明實施例中，將其中源極稱為第一級，漏極稱為第二級。按附圖中的形態(tài)規(guī)定晶體管的中間 端為柵極、信號輸入端為源極、信號輸出端為漏極。此外，本發(fā)明實施例所采用的開關(guān)晶體 管包括P型開關(guān)晶體管和N型開關(guān)晶體管兩種，其中，P型開關(guān)晶體管在柵極為低電平時導(dǎo) 通，在柵極為高電平時截止，N型開關(guān)晶體管為在柵極為高電平時導(dǎo)通，在柵極為低電平時 截止。此外，本發(fā)明各個實施例中的多個信號都對應(yīng)有第一電位和第二電位。第一電位和第 二電位僅代表該信號的電位有2個狀態(tài)量。不代表全文中第一電位或第二電位具有特定的 數(shù)值。第一控制信號和第二控制信號可以為低電位信號。
[0068] 圖1是本發(fā)明實施例提供的一種移位寄存器單元的結(jié)構(gòu)示意圖，參考圖1，該移位 寄存器單元可以包括：
[0069]輸入模塊10、復(fù)位模塊20、第一下拉控制模塊30和N個輸出模塊40,該移位寄存器 單元能夠分別通過該N個輸出模塊40輸出的信號驅(qū)動N行像素單元，該N為大于或等于2的整 數(shù)。
[0070] 該輸入模塊10分別與輸入信號端INPUT和上拉節(jié)點PU連接，用于在來自該輸入信 號端INPUT的輸入信號的控制下，控制該上拉節(jié)點PU的電位。
[0071] 該復(fù)位模塊20分別與復(fù)位信號端RST、第一參考信號端VI和該上拉節(jié)點PU連接，用 于在來自該復(fù)位信號端RST的復(fù)位信號和來自該第一參考信號端VI的第一參考信號的控制 下，控制該上拉節(jié)點PU的電位。
[0072] 該第一下拉控制模塊30分別與第一控制信號端VHD1、該第一參考信號端VI、該上 拉節(jié)點PU和第一下拉節(jié)點roi連接，用于在來自該第一控制信號端VHD1的第一控制信號、該 第一參考信號和該上拉節(jié)點PU的控制下，控制該第一下拉節(jié)點roi的電位。
[0073]該N個輸出模塊40中，第i個輸出模塊40分別與N個時鐘信號端中第i時鐘信號端 CLKi、第二參考信號端V2、該上拉節(jié)點PU和該第一下拉節(jié)點PD1連接，該第i個輸出模塊40用 于在該上拉節(jié)點PU和該第一下拉節(jié)點PD1的控制下，向信號輸出端Opti輸出來自該第二參 考信號端V2的第二參考信號或者來自該第i時鐘信號端CLKi的第i時鐘信號。
[0074]綜上所述，本發(fā)明實施例提供的移位寄存器單元中包括N個輸出模塊，其中每個輸 出模塊可以在上拉節(jié)點和下拉節(jié)點的控制下，向信號輸出端Opti輸出第i時鐘信號，由于該 移位寄存器單元能夠分別通過該N個輸出模塊輸出的信號驅(qū)動N行像素單元，相比于相關(guān)技 術(shù)中每個移位寄存器單元只能驅(qū)動一行像素單元，采用本發(fā)明實施例提供的移位寄存器單 元可以減少柵極驅(qū)動電路中所需的移位寄存器單元的個數(shù)，進而可以有效減少柵極驅(qū)動電 路在顯示裝置中所占用的版圖面積。
[0075]圖2是本發(fā)明實施例提供的另一種移位寄存器單元的結(jié)構(gòu)示意圖，如圖2所示，該 移位寄存器單元還可以包括:第二下拉控制模塊50。
[0076]該第二下拉控制模塊50分別與第二控制信號端VHD2、該第一參考信號端VI、該上 拉節(jié)點PU和第二下拉節(jié)點TO2連接，用于在來自該第二控制信號端VHD2的第二控制信號、該 第一參考信號和該上拉節(jié)點PU的控制下，控制該第二下拉節(jié)點TO2的電位。
[0077]該第i個輸出模塊40還與該第二下拉節(jié)點PD2連接，該第i個輸出模塊40用于在該 上拉節(jié)點PU、該第一下拉節(jié)點ro 1和該第二下拉節(jié)點FO2的控制下，向該第i個輸出模塊40的 信號輸出端Opti輸出來自該第二參考信號端V2的第二參考信號或者來自該第i時鐘信號端 CLKi的第i時鐘信號。
[0078]進一步的，參考圖2,每個輸出模塊40可以包括兩個輸出端，該兩個輸出端包括信 號輸出端和移位輸出端，例如，第i個輸出模塊包括信號輸出端Opti以及移位輸出端Copti， 且每個該輸出模塊40還與該第一參考信號端VI連接。
[0079]該第i個輸出模塊40還用于在該上拉節(jié)點PU、該第一下拉節(jié)點PD1和第二下拉節(jié)點 PD2的控制下，向該第i個輸出模塊40的移位輸出端Copti輸出該第一參考信號或者該第i時 鐘信號。
[0080]圖3是本發(fā)明實施例提供的又一種移位寄存器單元的結(jié)構(gòu)示意圖，如圖3所示，該 輸入模塊1 〇可以包括:第一晶體管Ml，該第一晶體管Ml的柵極與該輸入信號端INPUT連接， 第一極與該輸入信號端INPUT連接，第二極與該上拉節(jié)點PU連接。
[0081 ]該復(fù)位模塊20,包括:第二晶體管M2、第三晶體管M3和第四晶體管M4。
[0082]該第二晶體管M2的柵極與該復(fù)位信號端RST連接，第一極與該第一參考信號端VI 連接，第二極與該上拉節(jié)點PU連接。
[0083]該第三晶體管M3的柵極與該第一下拉節(jié)點PD1連接，第一極與該第一參考信號端 VI連接，第二極與該上拉節(jié)點PU連接。
[0084]該第四晶體管M4的柵極與該第二下拉節(jié)點F>D2連接，第一極與該第一參考信號端 VI連接，第二極與該上拉節(jié)點PU連接。
[0085]該第一下拉控制模塊30,包括:第五晶體管M5、第六晶體管M6、第七晶體管M7和第 八晶體管M8。
[0086]該第五晶體管M5的柵極與該第一控制信號端VHD1連接，第一極與該第一控制信號 端VHD1連接，第二極與該第六晶體管M6的柵極連接。
[0087]該第六晶體管M6的第一極與該第一控制信號端VHD1連接，第二極與該第一下拉節(jié) 點roi連接。
[0088]該第七晶體管M7的柵極與該上拉節(jié)點PU連接，第一極與該第一參考信號端VI連 接，第二極與該第六晶體管M6的柵極連接。
[0089]該第八晶體管M8的柵極與該上拉節(jié)點PU連接，第一極與該第一參考信號端VI連 接，第二極與該第一下拉節(jié)點roi連接。
[0090] 該第i個輸出模塊40可以包括：第九晶體管M9、第十晶體管Ml0和第十一晶體管 Mll〇
[0091] 該第九晶體管M9的柵極與該上拉節(jié)點PU連接，該第九晶體管M9的第一極與該第i 時鐘信號端CLKi連接，該第九晶體管M9的第二極與該第i個輸出模塊40的信號輸出端Opti 連接。
[0092]該第十晶體管M10的柵極與該第二下拉節(jié)點TO2連接，第一極與該第二參考信號端 V2連接，第二極與該第i個輸出模塊40的信號輸出端Opt i連接。
[0093]該第十一晶體管Mil的柵極與該第一下拉節(jié)點roi連接，第一極與該第二參考信號 端V2連接，第二極與該第i個輸出模塊40的信號輸出端Opti連接。
[0094]進一步的，參考圖3,該第二下拉控制模塊50可以包括:第十二晶體管M12、第十三 晶體管M13、第十四晶體管M14和第十五晶體管M15。
[0095]該第十二晶體管M12的柵極和第一極與該第二控制信號端VHD2連接，第二極與該 第十三晶體管M13的柵極連接，該第十三晶體管M13的第一極與該第二控制信號端VHD2連 接，第二極與該第二下拉節(jié)點FO2連接。
[0096]該第十四晶體管M14的柵極與該上拉節(jié)點PU連接，第一極與該第一參考信號端VI 連接，第二極與該第十三晶體管M13的柵極連接。
[0097]該第十五晶體管M15的柵極與該上拉節(jié)點PU連接，第一極與該第一參考信號端VI 連接，第二極與該第二下拉節(jié)點Η)2連接。
[0098]圖4是本發(fā)明實施例提供的又一種移位寄存器單元的結(jié)構(gòu)示意圖，圖4所示的移位 寄存器單元中包括兩個輸出模塊401和402(即N=2)，從圖4中可以看出，每個輸出模塊還可 以包括:第十六晶體管M16、第十七晶體管M17和第十八晶體管M18。
[0099]以第一輸出模塊401為例，該第十六晶體管M16的柵極與該上拉節(jié)點PU連接，第一 極與該第一個時鐘信號端CLK1連接，第二極與該第一輸出模塊401的移位輸出端Coptl連 接。
[0100]該第十七晶體管M17的柵極與該第二下拉節(jié)點TO2連接，第一極與該第一參考信號 端VI連接，第二極與該第一輸出模塊401的移位輸出端Copt 1連接。
[0101] 該第十八晶體管M18的柵極與該第一下拉節(jié)點roi連接，第一極與該第一參考信號 端VI連接，第二極與該第一輸出模塊401的移位輸出端Copt 1連接。
[0102] 進一步的，如圖4所示，每個輸出模塊中還可以設(shè)置有電容器C，以第一輸出模塊 401為例，該電容器C的一端與該上拉節(jié)點PU連接，另一端與該第一輸出模塊401的信號輸出 端Opt 1連接，該電容器C具有存儲電容的功能，可以使得上拉節(jié)點PU的電位在每個階段中保 持穩(wěn)定，提高該上拉節(jié)點PU的穩(wěn)定性，從而可以提高該移位寄存器單元的抗干擾性能。
[0103] 綜上所述，本發(fā)明實施例提供的移位寄存器單元中包括N個輸出模塊，其中每個輸 出模塊可以在上拉節(jié)點和下拉節(jié)點的控制下，向信號輸出端Opti輸出第i時鐘信號，由于該 移位寄存器單元能夠分別通過該N個輸出模塊輸出的信號驅(qū)動N行像素單元，相比于相關(guān)技 術(shù)中每個移位寄存器單元只能驅(qū)動一行像素單元，采用本發(fā)明實施例提供的移位寄存器單 元可以減少柵極驅(qū)動電路中所需的移位寄存器單元的個數(shù)，使得該柵極驅(qū)動電路中平均用 于驅(qū)動一行像素單元的晶體管的個數(shù)較少，進而可以有效減少柵極驅(qū)動電路在顯示裝置中 所占用的版圖面積，實現(xiàn)顯示裝置的窄邊框設(shè)計。
[0104] 圖5是本發(fā)明實施例提供的一種移位寄存器單元的驅(qū)動方法的流程圖，該方法可 以用于驅(qū)動如圖1至圖4任一所示的移位寄存器單元，參考圖1，該移位寄存器單元單元可以 包括:輸入模塊10、復(fù)位模塊20、第一下拉控制模塊30和N個輸出模塊40，該方法可以包括： 啟動階段、N個輸出階段、復(fù)位階段和保持階段，具體如下：
[0105] 步驟501、在啟動階段中，輸入信號端INPUT輸入的輸入信號為第一電位，該輸入模 塊10控制該上拉節(jié)點PU的電位為第一電位。
[0106] 步驟502、在N個輸出階段的第i輸出階段中，N個時鐘信號端中第i時鐘信號端CLKi 輸入的第i時鐘信號為第一電位，該上拉節(jié)點PU保持第一電位，控制該第i個輸出模塊40向 信號輸出端Opti輸出該第i時鐘信號，該i為大于0且小于等于N的整數(shù)。
[0107] 步驟503、在復(fù)位階段中，該上拉節(jié)點PU保持第一電位，該N個時鐘信號端中每個時 鐘信號端輸入的時鐘信號均為第二電位，控制該N個輸出模塊40中每個輸出模塊40分別向 對應(yīng)的信號輸出端輸出處于第二電位的時鐘信號。
[0108] 步驟504、在保持階段中，復(fù)位信號端RST輸入的復(fù)位信號為第一電位，第一控制信 號端VHD1輸入的第一控制信號為第一電位，該復(fù)位模塊20控制該上拉節(jié)點PU的電位為第二 電位，該第一下拉控制模塊30控制第一下拉節(jié)點roi的電位為第一電位，在該上拉節(jié)點PU和 該第一下拉節(jié)點ro 1的控制下，該N個輸出模塊40中每個輸出模塊40分別向?qū)?yīng)的信號輸出 端Opti輸出來自第二參考信號端V2的第二參考信號。
[0109] 綜上所述，本發(fā)明實施例提供了一種移位寄存器單元的驅(qū)動方法，該驅(qū)動方法可 以包括啟動階段、N個輸出階段、復(fù)位階段和保持階段，移位寄存器單元在該N個輸出階段中 每個輸出階段輸出的信號可以驅(qū)動一行像素單元，相比于相關(guān)技術(shù)中移位寄存器單元的驅(qū) 動方法中，對每個移位寄存器單元進行驅(qū)動時，移位寄存器單元輸出的信號驅(qū)動一行像素 單元，采用本發(fā)明實施例提供的移位寄存器單元的驅(qū)動方法，對每個移位寄存器單元進行 驅(qū)動時，移位寄存器單元輸出的信號可以驅(qū)動N行像素單元，該移位寄存器單元的驅(qū)動方法 的驅(qū)動效率較高。
[0110] 可選的，參考圖2,該移位寄存器單元還可以包括:第二下拉控制模塊50。在上述步 驟504中，在該保持階段中，第二控制信號端VHD2輸入的第二控制信號為第一電位，該第二 下拉控制模塊控制第二下拉節(jié)點TO2的電位為第一電位，在該上拉節(jié)點PU、該第一下拉節(jié)點 PD 1和該第二下拉節(jié)點TO2的控制下，該N個輸出模塊40中每個輸出模塊40分別向?qū)?yīng)的信 號輸出端輸出來自第二參考信號端V2的第二參考信號，例如在保持階段中，第i個輸出模塊 向信號輸出端Opt i輸出該第二參考信號。
[0111] 可選的，如圖2所示，每個輸出模塊40可以包括兩個輸出端，該兩個輸出端包括信 號輸出端和移位輸出端，例如，第i個輸出模塊40包括信號輸出端Opti和移位輸出端Copti， 且每個該輸出模塊40還與該第一參考信號端VI連接。
[0112]在上述步驟502中，在第i輸出階段中，在上拉節(jié)點PU的控制下，該第i個輸出模塊 40還會向該第i個輸出模塊40的移位輸出端Cop t i輸出該第i時鐘信號。
[0113] 在上述步驟504中，在該保持階段中，在該上拉節(jié)點PU、該第一下拉節(jié)點roi和該第 二下拉節(jié)點ro2的控制下，該N個輸出模塊40中每個輸出模塊分別向?qū)?yīng)的移位輸出端輸出 來自該第一參考信號端VI的第一參考信號。
[0114] 進一步的，以圖4所示的移位寄存器單元為例，詳細介紹本發(fā)明實施例提供的移位 寄存器單元的驅(qū)動方法，由于圖4所示的移位寄存器單元單元中包括兩個輸出模塊:第一輸 出模塊401和第二輸出模塊402,即N=2,因此在該移位寄存器單元的驅(qū)動方法中，可以包括 兩個輸出階段。
[0115]圖6是本發(fā)明實施例提供的一種移位寄存器單元的驅(qū)動過程的時序圖，在上述步 驟501中，參考圖6可知，在啟動階段T1中，輸入信號端INPUT輸入的輸入信號為第一電位，圖 4中該輸入模塊10中的第一晶體管Ml開啟，該第一晶體管Ml向該上拉節(jié)點PU輸出該輸入信 號，從而將該上拉節(jié)點PU的電位上拉為第一電位。
[0116]在第一輸出階段T2中，該上拉節(jié)點PU保持第一電位，第一輸出模塊401中的第十六 晶體管M16開啟和第九晶體管M9開啟，該第九晶體管M9向第一信號輸出端Opt 1輸出第一時 鐘信號，同時該第十六晶體管M16向第一移位輸出端Coptl輸出來自該第一時鐘信號端CLK1 的第一時鐘信號C1，由于在該第一輸出階段中，該第一時鐘信號C1為第一電位，在電容器C 的作用下，使得該上拉階段PU的電位也耦合升高，使得該第九晶體管M9和第十六晶體管M16 能夠始終保持開啟狀態(tài)，從而保證該第一輸出模塊401的信號輸出端Optl和移位輸出端 Coptl的穩(wěn)定輸出。
[0117]在第二輸出階段T3中，該上拉節(jié)點PU繼續(xù)保持第一電位，第二輸出模塊402中的第 十六晶體管M16和第九晶體管M9開啟，該第九晶體管M9向第二輸出模塊402的信號輸出端 0pt2輸出來自第二時鐘信號端CLK2的第二時鐘信號C3,同時該第十六晶體管M16向第二輸 出模塊402的移位輸出端Copt2輸出該第二時鐘信號C3,由于在該第二輸出階段T3中，第二 時鐘信號C3為第一電位，在第二輸出模塊402中的電容器C的作用下，使得該上拉階段PU的 電位也耦合升高，但由于此時第一時鐘信號C1為第二電位，此時該兩個輸出模塊401和402 對上拉節(jié)點PU的耦合作用相互抵消，該上拉節(jié)點PU保持在第一電位。
[0118]在復(fù)位階段T4中，該上拉節(jié)點PU保持第一電位，第一時鐘信號端CLK1和第二時鐘 信號端CLK2輸入的時鐘信號C1和C3均為第二電位，此時，第一輸出模塊401中的第九晶體管 M9向該第一輸出模塊401的信號輸出端Optl輸出處于第二電位的第一時鐘信號C1，第十六 晶體管M16向第一輸出模塊401的移位輸出端Coptl輸出處于第二電位的第一時鐘信號C1; 第二輸出模塊402中的第九晶體管M9向第二輸出模塊402的第二信號輸出端0pt2輸出處于 第二電位的第二時鐘信號C3,第十六晶體管M16向該第二輸出模塊402的第二移位輸出端 Copt2輸出處于第二電位的第二時鐘信號C3。
[0119]在保持階段T5中，復(fù)位信號端RST輸入的復(fù)位信號為第一電位，第二晶體管M2開 啟，向該上拉節(jié)點PU輸出來自第一參考信號端VI的第一參考信號，該第一參考信號為第二 電位，將該上拉節(jié)點PU的電位拉低。同時，第一控制信號端VHD1輸入的第一控制信號為第一 電位，該第五晶體管M5開啟，向第六晶體管M6的柵極輸出該第一控制信號，使得該第六晶體 管M6開啟，將該第一下拉節(jié)點PD1的電位上拉為第一電位，第三晶體管M3開啟，向該上拉節(jié) 點PU輸出第一參考信號，同時，第一輸出模塊401和第二輸出模塊402中的第十八晶體管Ml8 開啟，分別向第一輸出模塊401的移位輸出端Copt 1和第二輸出模塊402的移位輸出端Copt2 輸出處于第二電位的第一參考信號，并且，第一輸出模塊401和第二輸出模塊402中的第十 一晶體管Ml 1也會開啟，分別向第一輸出模塊401的移位輸出端Copt 1和第二輸出模塊402的 移位輸出端Copt2輸出處于第三電位的第二參考信號，該第三電位相對于第一電位為低電 位。
[0120]進一步的，在該保持階段T5中，第二控制信號端VHD2輸入的第二控制信號與該第 一控制信號可以交替為第一電位，也即是，在該保持階段中，當該第一控制信號為第二電位 時，該第二控制信號可以為第一電位，此時，第十二晶體管M12開啟，向第十三晶體管M13的 柵極輸出該第二控制信號，使得該第十三晶體管M13開啟，將該第二下拉節(jié)點TO2的電位上 拉為第一電位，第四晶體管M4開啟，向該上拉節(jié)點PU輸出第一參考信號，同時，第一輸出模 塊401和第二輸出模塊402中的第十七晶體管Ml 7開啟，分別向移位輸出端Copt 1和移位輸出 端Copt2輸出處于第二電位的第一參考信號，并且，第一輸出模塊401和第二輸出模塊402中 的第十晶體管M10也會開啟，分別向移位輸出端Coptl和移位輸出端Copt2輸出來自第二參 考信號端V2的第二參考信號，該第二參考信號為第三電位，該第三電位相對于該第一電位 為低電位，且該第三電位高于該第二電位。
[0121]需要說明的是，在實際應(yīng)用中，該第一參考信號端VI和第二參考信號端V2中輸入 的參考信號的電位也可以相同，或者，該第一參考信號端VI和第二參考信號端V2可以接入 同一個參考信號。
[0122] 從上述分析可知，在該保持階段T5中，該第一控制信號和第二控制信號的電位可 以交替為第一電位，在該第一下拉控制模塊20和第二下拉控制模塊50的控制下，使得第一 下拉節(jié)點roi和第二下拉節(jié)點TO2的電位交替為第一電位，因此該兩個輸出模塊可以在該第 一下拉節(jié)點roi和第二下拉節(jié)點PD2的交替控制下，保持向信號輸出端和移位輸出端輸出低 電位信號。由于在該保持階段，該第一下拉控制模塊20和第二下拉控制模塊50可以交替工 作，因此可以延長該移位寄存器單元的使用壽命。
[0123] 需要說明的是，保持階段結(jié)束后，該移位寄存器單元可以繼續(xù)重復(fù)執(zhí)行上述啟動 階段、N個輸出階段、復(fù)位階段和保持階段。
[0124] 還需要說明的是，在圖6所示的驅(qū)動時序圖中，每個時鐘信號的周期為6H，占空比 為三分之一，兩個相鄰的時鐘信號之間的時延為1H，在實際應(yīng)用中，每個時鐘信號的占空比 也可以小于三分之一，其中1H為每行像素單元的充電時間，以顯示面板的分辨率為1024X 768,顯示面板的刷新頻率為60赫茲為例，則該柵極驅(qū)動電路所需要計算的像素單元的總行 數(shù)為790行(參考視頻電子標準協(xié)會(英文:Video Electronics StandardsAssociation;簡 稱:VESA)標準），則每行像素單元的充電時間1H = 1 /60/790 = 21.1微秒(us)。圖7是本發(fā)明 實施例提供的另一種移位寄存器單元的驅(qū)動過程的時序圖，參考圖7可知，當每個時鐘信號 的占空比小于三分之一時，在第一輸出階段T2中，當?shù)谝粫r鐘信號C1下降時，第二時鐘信號 C3還沒有上升，則此時上拉節(jié)點PU會先下降，待第二時鐘信號C3上升時再上升。因此可以保 證上拉節(jié)點PU的電位在第一輸出階段T1結(jié)束時和第二輸出階段T2結(jié)束時是相同的，也即 是，可以保證第一信號輸出端〇ptl和第二信號輸出端0pt2復(fù)位時上拉節(jié)點PU的電壓相同， 從而可以保證兩個信號輸出端可以保持相同的復(fù)位速度，以提高顯示面板顯示效果的均一 性。
[0125] 還需要說明的是，在圖6所示的驅(qū)動時序圖中，每個控制信號的周期為6H，占空比 為二分之一，圖8是本發(fā)明實施例提供的一種第一控制信號和第二控制信號的時序圖，參考 圖8可知，在實際應(yīng)用中，該第一控制信號和第二控制信號的周期也可以為一幀時間Ml或者 幾十至幾百幀的時間，增加每個控制信號的周期，在每個控制信號占空比一定的情況下，可 以增加每個控制信號在每個周期內(nèi)處于第一電位的時長M2,也即是，增長了每個下拉控制 模塊的工作時長，因此可以減少第一下拉節(jié)點PD1和第二下拉節(jié)點PD2充放電的頻率，從而 可以降低移位寄存器單元的功耗。其中，一幀時間是指柵極驅(qū)動電路對顯示裝置中各行像 素單元逐行掃描驅(qū)動一次所需的時間。
[0126] 需要說明的是，在上述各實施例中，均是以各晶體管為N型晶體管，且第一電位為 高電位，第二電位為低電位為例進行的說明。當然，該各個晶體管還可以采用P型晶體管，當 各晶體管均采用P型晶體管時，該第一電位可以為低電位，該第二電位為高電位，且各個信 號端輸入的信號的電位變化可以與圖6和圖7所示的電位變化相反（即二者的相位差180 度)。
[0127] 綜上所述，本發(fā)明實施例提供了一種移位寄存器單元的驅(qū)動方法，該驅(qū)動方法可 以包括啟動階段、N個輸出階段、復(fù)位階段和保持階段，移位寄存器單元在該N個輸出階段中 每個輸出階段輸出的信號可以驅(qū)動一行像素單元，相比于相關(guān)技術(shù)中移位寄存器單元的驅(qū) 動方法中，對每個移位寄存器單元進行驅(qū)動時，移位寄存器單元輸出的信號驅(qū)動一行像素 單元，采用本發(fā)明實施例提供的移位寄存器單元的驅(qū)動方法，對每個移位寄存器單元進行 驅(qū)動時，移位寄存器單元輸出的信號可以驅(qū)動N行像素單元，該移位寄存器單元的驅(qū)動方法 的驅(qū)動效率較高。
[0128] 圖9是本發(fā)明實施例提供的一種柵極驅(qū)動電路的結(jié)構(gòu)示意圖，該柵極驅(qū)動電路可 以包括Μ個級聯(lián)的如圖1至4任一所示的移位寄存器單元00,每個移位寄存器單元00可以包 括Ν個輸出模塊，每個移位寄存器單元用于驅(qū)動Ν行像素單元，該Μ和Ν均為大于等于2的整 數(shù)。例如，第一移位寄存器單元G0A1輸出的信號可以分別用于驅(qū)動第一行像素單元G1和第 三行像素單元G3,第二移位寄存器單元G0A2輸出的信號可以分別用于驅(qū)動第二行像素單元 G2和第四行像素單元G4。
[0129] 可選的，如圖4所示，每個移位寄存器單元包括第一輸出模塊和第二輸出模塊，每 個該輸出模塊可以包括兩個輸出端，該兩個輸出端包括信號輸出端和移位輸出端。
[0130] 參考圖9,該Μ個移位寄存器單元中，第一和第二個移位寄存器單元（即G0A1和 G0A2)的輸入信號端INPUT分別與幀開啟信號端STV連接，第j個移位寄存器單元的輸入信號 端INPUT與第j-2個移位寄存器單元中第二輸出模塊的移位輸出端Copt2連接，該j為大于2 且小于等于Μ的整數(shù)，示例的，第三個移位寄存器單元G0A3的輸入信號端INPUT與第一移位 寄存器單元G0A1中第二輸出模塊的移位輸出端Copt2連接。
[0131] 該Μ個移位寄存器單元中，第2n-l個移位寄存器單元的復(fù)位信號端RST與第2n+2個 移位寄存器單元中第一輸出模塊的移位輸出端Coptl連接，第2n個移位寄存器單元的復(fù)位 信號端RST與第2n+l個移位寄存器單元中第二輸出模塊的移位輸出端Copt2連接，該η為小 于等于Lm/2」的正整數(shù)，L」表示向下取整，示例的，第一移位寄存器單元G0A1的復(fù)位信號 端RST與第四移位寄存器單元G0A4中第一輸出模塊的移位輸出端Copt 1連接，第二移位寄存 器單元G0A2的復(fù)位信號端RST與第三移位寄存器單元G0A3中第二輸出模塊的移位輸出端 Copt2連接。
[0132] 進一步的，參考圖9可知，該柵極驅(qū)動電路中可以設(shè)置有六個時鐘信號C1至C6,該6 個時鐘信號的時序圖可以如圖6或7所示。參考圖9,第一移位寄存器單元G0A1的第一時鐘信 號端CLK1中輸入的時鐘信號可以為C1，第二時鐘信號端CLK2輸入的時鐘信號可以為C3 ; G0A2的第一時鐘信號端CLK1中輸入的時鐘信號可以為C2,第二時鐘信號端CLK2輸入的時鐘 信號可以為C4;G0A3的CLK1中輸入的時鐘信號可以為C5,第二時鐘信號端輸入的時鐘信號 可以為C1;G0A4的CLK1中輸入的時鐘信號可以為C6，CLK2輸入的時鐘信號可以為C2;G0A5的 CLK1中輸入的時鐘信號可以為C3，CLK2輸入的時鐘信號可以為C5; G0A6的CLK1中輸入的時 鐘信號可以為C4，CLK2輸入的時鐘信號可以為C6;該柵極驅(qū)動電路可以以6個移位寄存器單 元為周期重復(fù)以上連接。
[0133] 需要說明的是，在實際應(yīng)用中，根據(jù)每個時鐘信號的周期和占空比，柵極驅(qū)動電路 中設(shè)置的時鐘信號的個數(shù)也可以不同，例如還可以包括8個或者10個時鐘信號等，本發(fā)明實 施例對此不做限定。
[0134] 本發(fā)明實施例提供一種顯示裝置，該顯示裝置可以包括如圖9所示的柵極驅(qū)動電 路。該顯示裝置可以為:液晶面板、電子紙、0LED面板、AM0LE：D面板、手機、平板電腦、電視機、 顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0135] 以上所述僅為本發(fā)明的較佳實施例，并不用以限制本發(fā)明，凡在本發(fā)明的精神和 原則之內(nèi)，所作的任何修改、等同替換、改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1. 一種移位寄存器單元，其特征在于，所述移位寄存器單元包括： 輸入模塊、復(fù)位模塊、第一下拉控制模塊和N個輸出模塊，所述移位寄存器單元能夠分 別通過所述N個輸出模塊輸出的信號驅(qū)動N行像素單元，所述N為大于或等于2的整數(shù)； 所述輸入模塊分別與輸入信號端和上拉節(jié)點連接，用于在來自所述輸入信號端的輸入 信號的控制下，控制所述上拉節(jié)點的電位； 所述復(fù)位模塊分別與復(fù)位信號端、第一參考信號端和所述上拉節(jié)點連接，用于在來自 所述復(fù)位信號端的復(fù)位信號和來自所述第一參考信號端的第一參考信號的控制下，控制所 述上拉節(jié)點的電位； 所述第一下拉控制模塊分別與第一控制信號端、所述第一參考信號端、所述上拉節(jié)點 和第一下拉節(jié)點連接，用于在來自所述第一控制信號端的第一控制信號、所述第一參考信 號和所述上拉節(jié)點的控制下，控制所述第一下拉節(jié)點的電位； 所述N個輸出模塊中，第i個輸出模塊分別與N個時鐘信號端中第i時鐘信號端、第二參 考信號端、所述上拉節(jié)點和所述第一下拉節(jié)點連接，所述第i個輸出模塊用于在所述上拉節(jié) 點和所述第一下拉節(jié)點的控制下，向信號輸出端輸出來自所述第二參考信號端的第二參考 信號或者來自所述第i時鐘信號端的第i時鐘信號。2. 根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括： 第二下拉控制模塊； 所述第二下拉控制模塊分別與第二控制信號端、所述第一參考信號端、所述上拉節(jié)點 和第二下拉節(jié)點連接，用于在來自所述第二控制信號端的第二控制信號、所述第一參考信 號和所述上拉節(jié)點的控制下，控制所述第二下拉節(jié)點的電位； 所述第i個輸出模塊還與所述第二下拉節(jié)點連接，所述第i個輸出模塊用于在所述上拉 節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點的控制下，向所述第i個輸出模塊的信號輸出 端輸出來自所述第二參考信號端的第二參考信號或者來自所述第i時鐘信號端的第i時鐘 信號。3. 根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于， 每個所述輸出模塊包括兩個輸出端，所述兩個輸出端包括信號輸出端和移位輸出端， 且每個所述輸出模塊還與所述第一參考信號端連接； 所述第i個輸出模塊還用于在所述上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點 的控制下，向所述第i個輸出模塊的移位輸出端輸出所述第一參考信號或者所述第i時鐘信 號。4. 根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于， 所述輸入模塊，包括:第一晶體管； 所述第一晶體管的柵極與所述輸入信號端連接，第一極與所述輸入信號端連接，第二 極與所述上拉節(jié)點連接； 所述復(fù)位模塊，包括:第二晶體管、第三晶體管和第四晶體管； 所述第二晶體管的柵極與所述復(fù)位信號端連接，第一極與所述第一參考信號端連接， 第二極與所述上拉節(jié)點連接； 所述第三晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述上拉節(jié)點連接； 所述第四晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述上拉節(jié)點連接； 所述第一下拉控制模塊，包括:第五晶體管、第六晶體管、第七晶體管和第八晶體管； 所述第五晶體管的柵極與所述第一控制信號端連接，第一極與所述第一控制信號端連 接，第二極與所述第六晶體管的柵極連接； 所述第六晶體管的第一極與所述第一控制信號端連接，第二極與所述第一下拉節(jié)點連 接； 所述第七晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連接，第 二極與所述第六晶體管的柵極連接； 所述第八晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連接，第 二極與所述第一下拉節(jié)點連接； 所述第i個輸出模塊，包括:第九晶體管、第十晶體管和第十一晶體管； 所述第九晶體管的柵極與所述上拉節(jié)點連接，所述第九晶體管的第一極與所述第i時 鐘信號端連接，所述第九晶體管的第二極與所述第i個輸出模塊的信號輸出端連接； 所述第十晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第二參考信號端連 接，第二極與所述第i個輸出模塊的信號輸出端連接； 所述第十一晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第二參考信號端連 接，第二極與所述第i個輸出模塊的信號輸出端連接。5. 根據(jù)權(quán)利要求2所述的移位寄存器單元，其特征在于， 所述第二下拉控制模塊，包括:第十二晶體管、第十三晶體管、第十四晶體管和第十五 晶體管； 所述第十二晶體管的柵極與所述第二控制信號端連接，第一極與所述第二控制信號端 連接，第二極與所述第十三晶體管的柵極連接； 所述第十三晶體管的第一極與所述第二控制信號端連接，第二極與所述第二下拉節(jié)點 連接； 所述第十四晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連接， 第二極與所述第十三晶體管的柵極連接； 所述第十五晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第一參考信號端連接， 第二極與所述第二下拉節(jié)點連接。6. 根據(jù)權(quán)利要求3所述的移位寄存器單元，其特征在于， 所述第i個輸出模塊，還包括:第十六晶體管、第十七晶體管和第十八晶體管； 所述第十六晶體管的柵極與所述上拉節(jié)點連接，第一極與所述第i時鐘信號端連接，第 二極與所述第i個輸出模塊的移位輸出端連接； 所述第十七晶體管的柵極與所述第二下拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第i個輸出模塊的移位輸出端連接； 所述第十八晶體管的柵極與所述第一下拉節(jié)點連接，第一極與所述第一參考信號端連 接，第二極與所述第i個輸出模塊的移位輸出端連接。7. -種移位寄存器單元的驅(qū)動方法，其特征在于，所述方法用于驅(qū)動如權(quán)利要求1至6 任一所述的移位寄存器單元，所述移位寄存器單元單元包括:輸入模塊、復(fù)位模塊、第一下 拉控制模塊和N個輸出模塊，所述方法包括:啟動階段、N個輸出階段、復(fù)位階段和保持階段； 所述啟動階段中，輸入信號端輸入的輸入信號為第一電位，所述輸入模塊控制上拉節(jié) 點的電位為第一電位； 所述N個輸出階段的第i輸出階段中，N個時鐘信號端中第i時鐘信號端輸入的第i時鐘 信號為第一電位，所述上拉節(jié)點保持第一電位，控制第i個輸出模塊向信號輸出端輸出所述 第i時鐘信號，所述i為大于〇且小于等于N的整數(shù)； 所述復(fù)位階段中，所述上拉節(jié)點保持第一電位，所述N個時鐘信號端中每個時鐘信號端 輸入的時鐘信號均為第二電位，控制所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的信號 輸出端輸出處于第二電位的時鐘信號； 所述保持階段中，復(fù)位信號端輸入的復(fù)位信號為第一電位，第一控制信號端輸入的第 一控制信號為第一電位，所述復(fù)位模塊控制所述上拉節(jié)點的電位為第二電位，所述第一下 拉控制模塊控制第一下拉節(jié)點的電位為第一電位，在所述上拉節(jié)點和所述第一下拉節(jié)點的 控制下，所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的信號輸出端輸出來自第二參考信 號端的第二參考信號。8. 根據(jù)權(quán)利要求7所述的方法，其特征在于，所述移位寄存器單元還包括:第二下拉控 制豐吳塊； 所述保持階段中，第二控制信號端輸入的第二控制信號為第一電位，所述第二下拉控 制模塊控制第二下拉節(jié)點的電位為第一電位，在所述上拉節(jié)點、所述第一下拉節(jié)點和所述 第二下拉節(jié)點的控制下，所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的信號輸出端輸出 所述第二參考信號。9. 根據(jù)權(quán)利要求8所述的方法，其特征在于，每個所述輸出模塊包括兩個輸出端，所述 兩個輸出端包括信號輸出端和移位輸出端，且每個所述輸出模塊還與所述第一參考信號端 連接； 所述第i輸出階段中，在所述上拉節(jié)點的控制下，所述第i個輸出模塊還會向所述第i個 輸出模塊的移位輸出端輸出所述第i時鐘信號； 所述保持階段中，在所述上拉節(jié)點、所述第一下拉節(jié)點和所述第二下拉節(jié)點的控制下， 所述N個輸出模塊中每個輸出模塊分別向?qū)?yīng)的移位輸出端輸出來自所述第一參考信號端 的第一參考信號。10. -種柵極驅(qū)動電路，其特征在于，所述柵極驅(qū)動電路包括Μ個級聯(lián)的如權(quán)利要求1至 6任一所述的移位寄存器單元，每個所述移位寄存器單元包括Ν個輸出模塊，每個所述移位 寄存器單元用于驅(qū)動Ν行像素單元，所述Μ和Ν均為大于等于2的整數(shù)。11. 根據(jù)權(quán)利要求10所述的柵極驅(qū)動電路，其特征在于，每個所述移位寄存器單元包括 第一輸出模塊和第二輸出模塊，每個所述輸出模塊包括兩個輸出端，所述兩個輸出端包括 信號輸出端和移位輸出端； 所述Μ個移位寄存器單元中，第一和第二個移位寄存器單元的輸入信號端分別與幀開 啟信號端連接，第j個移位寄存器單元的輸入信號端與第j-2個移位寄存器單元中第二輸出 模塊的移位輸出端連接，所述j為大于2且小于等于Μ的整數(shù)； 所述Μ個移位寄存器單元中，第2η-1個移位寄存器單元的復(fù)位信號端與第2η+2個移位 寄存器單元中第一輸出模塊的移位輸出端連接，第2η個移位寄存器單元的復(fù)位信號端與第 2n+l個移位寄存器單元中第二輸出模塊的移位輸出端連接，所述η為小于等于[M72」的正 整數(shù)，L」表示向下取整。12.-種顯示裝置，其特征在于，所述顯示裝置包括權(quán)利要求10或11所述的柵極驅(qū)動電 路。
【文檔編號】G09G3/20GK105869566SQ201610454514
【公開日】2016年8月17日
【申請日】2016年6月21日
【發(fā)明人】商廣良, 韓明夫, 姚星, 鄭皓亮, 韓承佑, 王延峰, 廖峰, 張玉婷
【申請人】京東方科技集團股份有限公司