移位寄存器單元、柵極驅(qū)動(dòng)電路及顯示面板的制作方法
【專利摘要】本公開提供了一種移位寄存器單元、柵極驅(qū)動(dòng)電路及顯示面板。該移位寄存器單元包括第一至第六晶體管以及第一和第二電容。本公開的示例實(shí)施方式中，利用較少的晶體管和電容組成移位寄存單元，因此可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示面板提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。
【專利說明】
移位寄存器單元、柵極驅(qū)動(dòng)電路及顯示面板
技術(shù)領(lǐng)域
[0001]本公開涉及顯示技術(shù)領(lǐng)域，具體涉及一種移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示面板。
【背景技術(shù)】
[0002]相比傳統(tǒng)技術(shù)中的液晶顯示面板，OLED(Organic Light Emitting D1de，有機(jī)發(fā)光二極管)顯示面板具有反應(yīng)速度更快、色純度和亮度更優(yōu)、對(duì)比度更高、視角更廣等特點(diǎn)，因此逐漸得到了顯示技術(shù)開發(fā)商日益廣泛的關(guān)注。然而，現(xiàn)有技術(shù)中的OLED顯示面板仍存在有待改進(jìn)之處。例如:
[0003]OLED顯示面板主要通過像素矩陣實(shí)現(xiàn)顯示，通常而言，各行像素均耦接至對(duì)應(yīng)的掃描柵線。在OLED顯示面板工作過程中，通過柵極驅(qū)動(dòng)電路將輸入的信號(hào)經(jīng)過移位寄存器單元的轉(zhuǎn)換，轉(zhuǎn)換成開啟/關(guān)斷控制信號(hào)后，順次施加到OLED顯示面板的各行像素的掃描柵線，對(duì)各行像素進(jìn)行選通。
[0004]然而現(xiàn)有技術(shù)中移位寄存器單元通常包括較多的晶體管，并需要較多的時(shí)鐘信號(hào)進(jìn)行驅(qū)動(dòng)。隨著平板顯示技術(shù)的發(fā)展，高分辨率以及窄邊框產(chǎn)品得到了越來越多的關(guān)注，現(xiàn)有技術(shù)中移位寄存器單元中數(shù)量眾多的晶體管會(huì)占據(jù)很大的布線面積，不利于增加有效顯示面積以及窄邊框設(shè)計(jì)；此外，更多的晶體管加大了移位寄存器單元的制備工藝難度，增加了制備成本。

【發(fā)明內(nèi)容】

[0005]針對(duì)現(xiàn)有技術(shù)中的部分或者全部問題，本公開提供一種結(jié)構(gòu)更加簡(jiǎn)單的移位寄存器單元、應(yīng)用該移位寄存器單元的柵極驅(qū)動(dòng)電路及應(yīng)用該柵極驅(qū)動(dòng)電路的顯示面板，從而減小柵極驅(qū)動(dòng)電路的布線面積。
[0006]本公開的其他特性和優(yōu)點(diǎn)將通過下面的詳細(xì)描述變得顯然，或部分地通過本公開的實(shí)踐而習(xí)得。
[0007]根據(jù)本公開的第一方面，提供一種移位寄存器單元，包括第一至第六晶體管以及第一和第二電容；其中:
[0008]所述第一晶體管控制端及第一端與一信號(hào)輸入端耦接，第二端與一第一節(jié)點(diǎn)耦接;
[0009]所述第二晶體管控制端與一第一時(shí)鐘信號(hào)耦接，第一端與一第一電壓耦接，第二端與所述第一節(jié)點(diǎn)耦接；
[0010]所述第三晶體管控制端與所述第一節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與一第二節(jié)點(diǎn)耦接；
[0011]所述第四晶體管控制端與所述第一時(shí)鐘信號(hào)耦接，第一端與一第二電壓耦接，第二端與所述第二節(jié)點(diǎn)耦接；
[0012]所述第五晶體管控制端與所述第二節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與一信號(hào)輸出端親接；
[0013]所述第六晶體管控制端與所述第二電容的第一端耦接，第一端與一第二時(shí)鐘信號(hào)耦接，第二端與所述信號(hào)輸出端耦接；
[0014]所述第一電容第一端與所述第一電壓耦接，第二端與所述第二節(jié)點(diǎn)耦接；
[0015]所述第二電容第一端與所述第一節(jié)點(diǎn)耦接，第二端與所述信號(hào)輸出端耦接。
[0016]在本公開的一種示例實(shí)施方式中，所述移位寄存器單元還包括一第七晶體管；
[0017]所述第七晶體管控制端與所述第二電壓耦接，第一端與所述第一節(jié)點(diǎn)耦接，第二端與所述第一電容第一端耦接。
[0018]在本公開的一種不例實(shí)施方式中，所述第一時(shí)鐘信號(hào)的相位領(lǐng)先所述第二時(shí)鐘信號(hào)2/3個(gè)信號(hào)周期。
[0019]在本公開的一種示例實(shí)施方式中，所有晶體管均為P型晶體管。
[0020]在本公開的一種示例實(shí)施方式中，所有晶體管均為N型晶體管。
[0021]在本公開的一種示例實(shí)施方式中，所述第一電壓為一高電平，所述第二電壓為一低電平。
[0022]在本公開的一種不例實(shí)施方式中，所述第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)的低電平占空比均為1:3。
[0023]根據(jù)本公開的第二方面，提供一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括上述的任意一種移位寄存器單元。
[0024]在本公開的一種示例實(shí)施方式中，所述柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的所述移位寄存器單元；除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的信號(hào)輸出端均耦接下一級(jí)移位寄存器單元的信號(hào)輸入端，第一級(jí)移位寄存器單元的信號(hào)輸入端接入一起始信號(hào)。
[0025]在本公開的一種示例實(shí)施方式中，所述多個(gè)級(jí)聯(lián)的所述移位寄存器單元至少包括第一移位寄存器單元、第二移位寄存器單元及第三移位寄存器單元；
[0026]所述第一移位寄存器單元的信號(hào)輸出端耦接所述第二移位寄存器單元的信號(hào)輸入端；
[0027]所述第二移位寄存器單元的信號(hào)輸出端耦接所述第三移位寄存器單元的信號(hào)輸入端。
[0028]在本公開的一種示例實(shí)施方式中，所述柵極驅(qū)動(dòng)電路還包括一時(shí)鐘信號(hào)發(fā)生單元，用于生成相位依次相差2/3個(gè)信號(hào)周期的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)以及第三時(shí)鐘信號(hào);
[0029]所述第一移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)；所述第一移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)；
[0030]所述第二移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)；所述第二移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)；
[0031]所述第三移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第二時(shí)鐘信號(hào)；所述第三移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)。
[0032]根據(jù)本公開的第三方面，提供一種顯示面板，包括上述的任意一種柵極驅(qū)動(dòng)電路。
[0033]本公開的示例實(shí)施方式中，利用較少的晶體管和電容組成移位寄存單元，因此可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示面板提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。
【附圖說明】
[0034]通過參照附圖詳細(xì)描述其示例實(shí)施方式，本公開的上述和其它特征及優(yōu)點(diǎn)將變得更加明顯。
[0035]圖1是本發(fā)明示例實(shí)施方式中一種移位寄存器單元的結(jié)構(gòu)示意圖。
[0036]圖2是本發(fā)明示例實(shí)施方式中另一種移位寄存器單元的結(jié)構(gòu)示意圖。
[0037]圖3是圖1及圖2中移位寄存器單元的驅(qū)動(dòng)時(shí)序及信號(hào)波形示意圖。
[0038]圖4至圖9是圖2中移位寄存器單元在tl至t6時(shí)序段的等效電路圖。
[0039]圖10是本發(fā)明示例實(shí)施方式中柵極驅(qū)動(dòng)電路的一種實(shí)現(xiàn)結(jié)構(gòu)示意圖。
[0040]圖11是圖10中柵極驅(qū)動(dòng)電路的輸出信號(hào)示意圖。
[0041]附圖標(biāo)iP,說曰月:
[0042]Tl至T7:第一至第七晶體管
[0043]Cl:第一電容
[0044]C2:第二電容
[0045]CKl:第一時(shí)鐘信號(hào)
[0046]CK2:第二時(shí)鐘信號(hào)
[0047]CK3:第三時(shí)鐘信號(hào)
[0048]VDD:第一電壓
[0049]VEE:第二電壓
[0050]VIN:信號(hào)輸入端
[0051]VOUT:信號(hào)輸出端
[0052]N1:第一節(jié)點(diǎn)
[0053]N2:第二節(jié)點(diǎn)
[0054]SRl:第一移位寄存器單元
[0055]SR2:第二移位寄存器單元
[0056]SR3:第三移位寄存器單元
[0057]SR4:第四移位寄存器單元
【具體實(shí)施方式】
[0058]現(xiàn)在將參考附圖更全面地描述示例實(shí)施方式。然而，示例實(shí)施方式能夠以多種形式實(shí)施，且不應(yīng)被理解為限于在此闡述的實(shí)施方式；相反，提供這些實(shí)施方式使得本公開將全面和完整，并將示例實(shí)施方式的構(gòu)思全面地傳達(dá)給本領(lǐng)域的技術(shù)人員。在圖中，為了清晰，夸大了區(qū)域和層的厚度。在圖中相同的附圖標(biāo)記表示相同或類似的結(jié)構(gòu)，因而將省略它們的詳細(xì)描述。
[0059]此外，所描述的特征、結(jié)構(gòu)或特性可以以任何合適的方式結(jié)合在一個(gè)或更多示例實(shí)施方式中。在下面的描述中，提供許多具體細(xì)節(jié)從而給出對(duì)本公開的示例實(shí)施方式的充分理解。然而，本領(lǐng)域技術(shù)人員將意識(shí)到，可以實(shí)踐本公開的技術(shù)方案而沒有所述特定細(xì)節(jié)中的一個(gè)或更多，或者可以采用其它的方法、組元、材料等。在其它情況下，不詳細(xì)示出或描述公知結(jié)構(gòu)、材料或者操作以避免模糊本公開的各方面。
[0060]如圖1中所示，本示例實(shí)施方式中首先提供了一種移位寄存器單元。該由第一晶體管Tl、第二晶體管T2、第三晶體管T3、第四晶體管T4、第五晶體管T5、第六晶體管T6以及第一電容Cl和第二電容C2組成；本示例實(shí)施方式中以所述第一至第六晶體管均為P型晶體管為例進(jìn)行說明。該移位寄存器單元的電路結(jié)構(gòu)可以如下:
[0061]所述第一晶體管Tl的控制端及第一端與一信號(hào)輸入端VIN耦接，所述第一晶體管Tl的第二端與一第一節(jié)點(diǎn)NI耦接。在所述信號(hào)輸入端VIN輸入的信號(hào)為低電平時(shí)，所述第一晶體管Tl導(dǎo)通，信號(hào)輸入端VIN輸入的信號(hào)輸入至第一節(jié)點(diǎn)NI。
[0062]所述第二晶體管T2的控制端與一第一時(shí)鐘信號(hào)CKl耦接，所述第二晶體管T2的第一端與一第一電壓VDD親接，本不例實(shí)施方式中，所述第一電壓VDD為一高電平電壓；所述第二晶體管T2的第二端與所述第一節(jié)點(diǎn)NI耦接。在所述第一時(shí)鐘信號(hào)CKl為低電平時(shí)，所述第二晶體管T2導(dǎo)通，所述第一電壓VDD輸入至所述第一節(jié)點(diǎn)NI。
[0063]所述第三晶體管T3的控制端與所述第一節(jié)點(diǎn)NI耦接，所述第三晶體管T3的第一端與所述第一電壓VDD耦接，所述第三晶體管T3的第二端與一第二節(jié)點(diǎn)N2耦接。在所述第一節(jié)點(diǎn)NI的電位為低電平時(shí)，所述第三晶體管T3導(dǎo)通，所述第一電壓VDD輸入至所述第二節(jié)點(diǎn)N2。
[0064]所述第四晶體管T4的控制端與所述第一時(shí)鐘信號(hào)CKl耦接，所述第四晶體管T4的第一端與一第二電壓VEE耦接，本示例實(shí)施方式中，所述第二電壓VEE為一低電平電壓；所述第四晶體管T4的第二端與所述第二節(jié)點(diǎn)N2耦接。在所述第一時(shí)鐘信號(hào)CKl為低電平時(shí)，所述第四晶體管T4導(dǎo)通，所述第二電壓VEE輸入至所述第二節(jié)點(diǎn)N2。
[0065]所述第五晶體管T5的控制端與所述第二節(jié)點(diǎn)N2耦接，所述第五晶體管T5的第一端與所述第一電壓VDD耦接，所述第五晶體管T5的第二端與一信號(hào)輸出端VOUT耦接。在所述第二節(jié)點(diǎn)N2的電位為低電平時(shí)，所述第五晶體管T5導(dǎo)通，所述第一電壓VDD自所述信號(hào)輸出端VOUT輸出。由于本示例實(shí)施方式中所述第一電壓VDD為一高電平電壓，因此在所述第二節(jié)點(diǎn)N2的電位為低電平時(shí)，可以使得所述移位寄存器單元輸出一高電平信號(hào)。
[0066]所述第六晶體管T6的控制端與所述第二電容C2的第一端耦接，所述第六晶體管T6的第一端與一第二時(shí)鐘信號(hào)CK2耦接，所述第六晶體管T6的第二端與所述信號(hào)輸出端VOUT耦接。在所述第二電容C2的第一端的電壓為低電平時(shí)，所述第六晶體管T6導(dǎo)通，所述第二時(shí)鐘信號(hào)CK2自所述信號(hào)輸出端VOUT輸出。因此，在所述第六晶體管T6導(dǎo)通時(shí)，若所述第二時(shí)鐘信號(hào)CK2處于高電平，則所述移位寄存器單元輸出一高電平信號(hào)；若所述第二時(shí)鐘信號(hào)CK2處于低電平，則所述移位寄存器單元輸出一低電平信號(hào)。
[0067]所述第一電容Cl的第一端與所述第一電壓VDD耦接，所述第一電容Cl的第二端與所述第二節(jié)點(diǎn)N2耦接；所述第一電容Cl用于存儲(chǔ)所述第二節(jié)點(diǎn)N2的電壓。所述第二電容C2的第一端與所述第一節(jié)點(diǎn)NI耦接，所述第二電容C2的第二端與所述信號(hào)輸出端VOUT耦接，所述第二電容C2用于存儲(chǔ)所述第一節(jié)點(diǎn)NI的電壓。
[0068]如圖2中所示，在本公開的一種示例實(shí)施方式中，所述移位寄存器單元還可以包括一第七晶體管T7，所述第二電容C2通過所述第七晶體管T7與所述第一節(jié)點(diǎn)NI耦接；所述第七晶體管T7的控制端與所述第二電壓VEE耦接，所述第七晶體管T7的第一端與所述第一節(jié)點(diǎn)NI耦接，所述第七晶體管T7的第二端與所述第一電容Cl第一端耦接。
[0069]下面結(jié)合圖3中的驅(qū)動(dòng)時(shí)序圖對(duì)本示例實(shí)施方式中的移位寄存器單元的工作原理加以更詳細(xì)的說明。參考圖3中所示，在本示例實(shí)施方式中，所述第一時(shí)鐘信號(hào)CKl的相位領(lǐng)先所述第二時(shí)鐘信號(hào)CK22/3個(gè)信號(hào)周期。所述第一時(shí)鐘信號(hào)CKl及第二時(shí)鐘信號(hào)CK2的低電平占空比均為1:3。所述移位寄存器單元的工作過程可以包括以下階段:
[0070]參考圖3以及圖4中所示，在充電階段tl，第一時(shí)鐘信號(hào)CKl以及第二時(shí)鐘信號(hào)CK2為高電平，信號(hào)輸入端VIN輸入的信號(hào)為低電平。所述第一晶體管Tl導(dǎo)通，第二晶體管T2以及第四晶體管T4關(guān)斷。信號(hào)輸入端VIN輸入的信號(hào)通過第一晶體管Tl輸入至第一節(jié)點(diǎn)NI，從而對(duì)第二電容C2進(jìn)行充電，同時(shí)使第三晶體管T3以及第六晶體管T6導(dǎo)通。第一電壓VDD通過第三晶體管T3輸入至第二節(jié)點(diǎn)N2，從而使第五晶體管T5關(guān)斷；第二時(shí)鐘信號(hào)CK2通過第六晶體管T6自信號(hào)輸出端VOUT輸出，由于該階段所述第二時(shí)鐘信號(hào)CK2為高電平，因此所述移位寄存器單元輸出的為高電平信號(hào)。
[0071]參考圖3以及圖5中所示，在輸出階段t2，信號(hào)輸入端VIN輸入的信號(hào)以及第一時(shí)鐘信號(hào)CKl為高電平，第二時(shí)鐘信號(hào)CK2為低電平。所述第一晶體管Tl、第二晶體管T2以及第四晶體管T4關(guān)斷。在所述第二電容C2存儲(chǔ)的低電平電壓信號(hào)作用下，第一節(jié)點(diǎn)NI的電壓仍為低電平，從而使第三晶體管T3以及第六晶體管T6繼續(xù)導(dǎo)通。第一電壓VDD通過第三晶體管T3輸入至第二節(jié)點(diǎn)N2，從而使第五晶體管T5關(guān)斷；第二時(shí)鐘信號(hào)CK2通過第六晶體管T6自信號(hào)輸出端VOUT輸出，由于該階段所述第二時(shí)鐘信號(hào)CK2為低電平，因此所述移位寄存器單元輸出的為低電平信號(hào)。
[0072]參考圖3以及圖6中所示，在復(fù)位階段t3，信號(hào)輸入端VIN輸入的信號(hào)以及第二時(shí)鐘信號(hào)CK2為高電平，第一時(shí)鐘信號(hào)CKl為低電平。所述第二晶體管T2以及第四晶體管T4導(dǎo)通，所述第一晶體管Tl關(guān)斷。所述第一電壓VDD通過所述第二晶體管T2輸入至所述第一節(jié)點(diǎn)NI，從而對(duì)所述第二電容C2進(jìn)行復(fù)位，同時(shí)使第三晶體管T3以及第六晶體管T6關(guān)斷。所述第二電壓VEE通過所述第四晶體管T4輸入至所述第二節(jié)點(diǎn)N2，從而對(duì)所述第一電容Cl進(jìn)行充電，同時(shí)使第五晶體管T5導(dǎo)通，所述第一電壓VDD通過所述第五晶體管T5自信號(hào)輸出端VOUT輸出，由于第一電壓VDD為高電平，因此所述移位寄存器單元輸出的為高電平信號(hào)。
[0073]參考圖3以及圖7至圖9中所示，在復(fù)位階段t3之后的t4至t6階段，在所述第一電容Cl存儲(chǔ)的低電平電壓信號(hào)作用下，第二節(jié)點(diǎn)N2的電壓仍為低電平，所述第五晶體管T5保持導(dǎo)通，所述第一電壓VDD通過所述第五晶體管T5自信號(hào)輸出端VOUT輸出，由于第一電壓VDD為高電平，因此所述移位寄存器單元仍輸出的為高電平信號(hào)。此外，在所述第一時(shí)鐘信號(hào)CKl為低電平時(shí)，所述第四晶體管T4導(dǎo)通，所述第二電壓VEE通過所述第四晶體管T4輸入至所述第二節(jié)點(diǎn)N2，從而對(duì)所述第一電容Cl進(jìn)行充電，從而可以保持所述第五晶體管T5的導(dǎo)通，保證所述移位寄存器單元輸出的為高電平信號(hào)。
[0074]本實(shí)施例中像素驅(qū)動(dòng)電路的另外優(yōu)勢(shì)就是采用了單一溝道類型的晶體管即全為P型薄膜晶體管。采用全P型薄膜晶體管還具有以下優(yōu)點(diǎn)，例如對(duì)噪聲抑制力強(qiáng)；例如由于是低電平導(dǎo)通，而充電管理中低電平較容易實(shí)現(xiàn)；例如N型薄膜晶體管易受到地面反跳(Ground Bounce)的影響，而P型薄膜晶體管僅會(huì)受到驅(qū)動(dòng)電壓線IR Drop的影響，而一般情況下IR Drop的影響更易消除；例如，P型薄膜晶體管制程簡(jiǎn)單，相對(duì)價(jià)格較低；例如，P型薄膜晶體管的穩(wěn)定性更好等等。因此，采用全P型薄膜晶體管不但可以降低制備工藝的復(fù)雜程度和生產(chǎn)成本，而且有助于提升產(chǎn)品質(zhì)量。當(dāng)然，本領(lǐng)域所屬技術(shù)人員很容易得出本發(fā)明所提供的移位寄存器單元可以輕易改成全為N型晶體管；例如，在所有晶體管均為N型晶體管時(shí)；上述第一電壓為低電平電壓，上述第二電壓為高電平電壓，所述第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)的高電平占空比均為1:3。因此并不局限于本示例實(shí)施方式中的所提供的實(shí)現(xiàn)方式，在此不再贅述。
[0075]進(jìn)一步的，本示例實(shí)施方式還提供了一種柵極驅(qū)動(dòng)電路，該柵極驅(qū)動(dòng)電路包括根據(jù)上述的任意一種移位寄存器單元。具體而言，本示例實(shí)施方式中柵極驅(qū)動(dòng)電路可以如圖10中所示，其包括第一移位寄存器單元SRl、第二移位寄存器單元SR2、第三移位寄存器單元SR3以及第四移位寄存器單元SR4等多個(gè)移位寄存器單元；除最后一級(jí)移位寄存器單元夕卜，其余每一級(jí)移位寄存器單元的信號(hào)輸入端VIN均耦接下一級(jí)移位寄存器單元的信號(hào)輸出端V0UT，除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的信號(hào)輸出端VOUT均耦接下一級(jí)移位寄存器單元的信號(hào)輸入端VIN，第一級(jí)移位寄存器單元的信號(hào)輸入端VIN接入起始信號(hào)STV。即如圖中所示，所述第一移位寄存器單元SRl的信號(hào)輸入端VIN接入起始信號(hào)STV，所述第一移位寄存器單元SRl的信號(hào)輸出端VOUT耦接所述第二移位寄存器單元SR2的信號(hào)輸入端VIN。所述第二移位寄存器單元SR2的信號(hào)輸出端VOUT耦接所述第三移位寄存器單元SR3的信號(hào)輸入端VIN。所述第三移位寄存器單元SR3的信號(hào)輸出端VOUT耦接所述第四移位寄存器單元SR4的信號(hào)輸入端VIN，所述第四移位寄存器單元SR4的信號(hào)輸出端VOUT耦接下一級(jí)移位寄存器單元的信號(hào)輸入端VIN等等。
[0076]繼續(xù)參考圖10，在本公開的一種示例實(shí)施方式中，所述柵極驅(qū)動(dòng)電路還可以包括一時(shí)鐘信號(hào)發(fā)生單元；所述時(shí)鐘信號(hào)發(fā)生單元用于生成相位依次相差2/3個(gè)信號(hào)周期的第一時(shí)鐘信號(hào)CKl、第二時(shí)鐘信號(hào)CK2以及第三時(shí)鐘信號(hào)CK3。所述第一移位寄存器單元SRl中的所述第一時(shí)鐘信號(hào)CKl可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)CKl ;所述第一移位寄存器單元SRl中的所述第二時(shí)鐘信號(hào)CK2可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)CKl。所述第二移位寄存器單元SR2中的所述第一時(shí)鐘信號(hào)CKl可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)CK3 ;所述第二移位寄存器單元SR2中的所述第二時(shí)鐘信號(hào)CK2可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)CK1。所述第三移位寄存器單元SR3中的所述第一時(shí)鐘信號(hào)CKl可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第二時(shí)鐘信號(hào)CK2 ;所述第三移位寄存器單元SR3中的所述第二時(shí)鐘信號(hào)CK2可以為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)CK3。
[0077]相比于現(xiàn)有技術(shù)中，本示例實(shí)施方式中的柵極驅(qū)動(dòng)電路僅需三組時(shí)鐘信號(hào)，因此減少的控制信號(hào)的數(shù)量，而且可以節(jié)省控制信號(hào)的布線，從而更有利于實(shí)現(xiàn)更窄邊框的顯示面板。
[0078]此外，發(fā)明人還對(duì)本示例實(shí)施方式中柵極驅(qū)動(dòng)電路的技術(shù)效果進(jìn)行了實(shí)驗(yàn)驗(yàn)證。如圖11中所示，可以看出為本示例實(shí)施方式中的柵極驅(qū)動(dòng)電路的輸出信號(hào)波形的有效且正確，并未影響柵極驅(qū)動(dòng)電路的性能。
[0079]進(jìn)一步的，本示例實(shí)施方式還提供了一種顯示面板，該顯示面板包括上述的任意一種柵極驅(qū)動(dòng)電路。由于使用柵極驅(qū)動(dòng)電路具有更小的布線面積，因此該顯示面板的有效顯示面積可以得以增加，有利于提升顯示面板的分辨率；同時(shí)，該顯示面板的邊框可以做的更窄。
[0080]綜上所述，本公開的示例實(shí)施方式中，利用較少的晶體管和電容組成移位寄存單元，而且包括該移位寄存單元的柵極驅(qū)動(dòng)電路僅需較少的時(shí)鐘信號(hào)，因此本公開可以使移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的布線面積減小，為實(shí)現(xiàn)更高分辨率和更窄邊框的顯示面板提供了技術(shù)支持；同時(shí)，由于簡(jiǎn)化了移位寄存器單元及由移位寄存器單元組成的柵極驅(qū)動(dòng)電路的結(jié)構(gòu)，從而可以簡(jiǎn)化制備工藝，壓縮制備成本。
[0081]本公開已由上述相關(guān)示例實(shí)施方式加以描述，然而上述示例實(shí)施方式僅為實(shí)施本公開的范例。必需指出的是，已揭露的示例實(shí)施方式并未限制本公開的范圍。相反地，在不脫離本公開的精神和范圍內(nèi)所作的更動(dòng)與潤(rùn)飾，均屬本公開的專利保護(hù)范圍。
【主權(quán)項(xiàng)】
1.一種移位寄存器單元，其特征在于，包括第一至第六晶體管以及第一和第二電容；其中: 所述第一晶體管控制端及第一端與一信號(hào)輸入端耦接，第二端與一第一節(jié)點(diǎn)耦接； 所述第二晶體管控制端與一第一時(shí)鐘信號(hào)耦接，第一端與一第一電壓耦接，第二端與所述第一節(jié)點(diǎn)耦接； 所述第三晶體管控制端與所述第一節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與一第二節(jié)點(diǎn)親接； 所述第四晶體管控制端與所述第一時(shí)鐘信號(hào)耦接，第一端與一第二電壓耦接，第二端與所述第二節(jié)點(diǎn)耦接； 所述第五晶體管控制端與所述第二節(jié)點(diǎn)耦接，第一端與所述第一電壓耦接，第二端與一信號(hào)輸出端親接； 所述第六晶體管控制端與所述第二電容的第一端耦接，第一端與一第二時(shí)鐘信號(hào)耦接，第二端與所述信號(hào)輸出端耦接； 所述第一電容第一端與所述第一電壓耦接，第二端與所述第二節(jié)點(diǎn)耦接；以及 所述第二電容第一端與所述第一節(jié)點(diǎn)耦接，第二端與所述信號(hào)輸出端耦接。2.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述移位寄存器單元還包括一第七晶體管； 所述第七晶體管控制端與所述第二電壓耦接，第一端與所述第一節(jié)點(diǎn)耦接，第二端與所述第一電容第一端耦接。3.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所述第一時(shí)鐘信號(hào)的相位領(lǐng)先所述第二時(shí)鐘信號(hào)2/3個(gè)信號(hào)周期。4.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所有晶體管均為P型晶體管。5.根據(jù)權(quán)利要求1所述的移位寄存器單元，其特征在于，所有晶體管均為N型晶體管。6.根據(jù)權(quán)利要求1至5任意一項(xiàng)所述的移位寄存器單元，其特征在于，所述第一電壓為一高電平，所述第二電壓為一低電平。7.根據(jù)權(quán)利要求1至5任意一項(xiàng)所述的移位寄存器單元，其特征在于，所述第一時(shí)鐘信號(hào)及第二時(shí)鐘信號(hào)的低電平占空比均為1:3。8.一種柵極驅(qū)動(dòng)電路，其特征在于，包括根據(jù)權(quán)利要求1-7任意一項(xiàng)所述的移位寄存器單元。9.根據(jù)權(quán)利要求8所述柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路包括多個(gè)級(jí)聯(lián)的所述移位寄存器單元；除最后一級(jí)移位寄存器單元外，其余每一級(jí)移位寄存器單元的信號(hào)輸出端均耦接下一級(jí)移位寄存器單元的信號(hào)輸入端，第一級(jí)移位寄存器單元的信號(hào)輸入端接入一起始信號(hào)。10.根據(jù)權(quán)利要求9所述柵極驅(qū)動(dòng)電路，其特征在于，所述多個(gè)級(jí)聯(lián)的所述移位寄存器單元至少包括第一移位寄存器單元、第二移位寄存器單元及第三移位寄存器單元； 所述第一移位寄存器單元的信號(hào)輸出端耦接所述第二移位寄存器單元的信號(hào)輸入端; 所述第二移位寄存器單元的信號(hào)輸出端耦接所述第三移位寄存器單元的信號(hào)輸入端。11.根據(jù)權(quán)利要求10所述柵極驅(qū)動(dòng)電路，其特征在于，所述柵極驅(qū)動(dòng)電路還包括一時(shí)鐘信號(hào)發(fā)生單元，用于生成相位依次相差2/3個(gè)信號(hào)周期的第一時(shí)鐘信號(hào)、第二時(shí)鐘信號(hào)以及第三時(shí)鐘信號(hào)； 所述第一移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)；所述第一移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)； 所述第二移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)；所述第二移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第一時(shí)鐘信號(hào)； 所述第三移位寄存器單元中的所述第一時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第二時(shí)鐘信號(hào)；所述第三移位寄存器單元中的所述第二時(shí)鐘信號(hào)為所述時(shí)鐘信號(hào)發(fā)生單元生成的第三時(shí)鐘信號(hào)。12.—種顯示面板，其特征在于，包括根據(jù)權(quán)利要求8-11任意一項(xiàng)所述柵極驅(qū)動(dòng)電路。
【文檔編號(hào)】G09G3/32GK105895011SQ201510039543
【公開日】2016年8月24日
【申請(qǐng)日】2015年1月26日
【發(fā)明人】曾迎祥, 肖麗娜
【申請(qǐng)人】上海和輝光電有限公司