移位寄存器單元、柵極驅(qū)動(dòng)裝置、顯示裝置、控制方法
【專利摘要】公開了一種移位寄存器單元、柵極驅(qū)動(dòng)裝置、顯示裝置和控制方法。移位寄存器單元包括：上拉控制模塊，基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位；上拉模塊，基于第一時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號；下拉控制模塊，基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位；下拉模塊，基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉，在上拉節(jié)點(diǎn)的電位處于第二電平的情況下，下拉控制模塊將第一下拉節(jié)點(diǎn)或第二下拉節(jié)點(diǎn)的電位控制為第一電平。本發(fā)明能夠抑制上拉節(jié)點(diǎn)和輸出信號的噪聲，從而提高顯示裝置的顯示效果。
【專利說明】
移位寄存器單元、柵極驅(qū)動(dòng)裝置、顯示裝置、控制方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及顯示領(lǐng)域，具體涉及移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置。
【背景技術(shù)】
[0002]目前，顯示裝置得到了廣泛的應(yīng)用。在薄膜晶體管液晶顯示器TFT-1XD(ThinFilmTransistor-liquid crystal Display)中，通過柵極驅(qū)動(dòng)裝置對像素區(qū)域的各個(gè)薄膜晶體管的柵極提供柵極驅(qū)動(dòng)信號。在GOA技術(shù)(Gate Driver on Array或者Gate On Array，陣列基板行驅(qū)動(dòng))中，在液晶顯示器的陣列基板上通過陣列工藝形成柵極驅(qū)動(dòng)裝置，從而能夠降低成本、簡化工序。
[0003]在采用GOA技術(shù)形成的柵極驅(qū)動(dòng)裝置包括多個(gè)移位寄存器單元，每個(gè)移位寄存器單元與像素區(qū)域的薄膜晶體管的柵線連接。具體地，各個(gè)移位寄存器單元分別與按行形成的像素區(qū)域的薄膜晶體管的柵線連接，通過各個(gè)移位寄存器單元輸出的驅(qū)動(dòng)輸出信號，對相應(yīng)的行的薄膜晶體管進(jìn)行導(dǎo)通/截止等控制。例如，在某個(gè)移位寄存器單元輸出第一電平(例如高電平)的驅(qū)動(dòng)輸出信號時(shí)，與其連接的行的薄膜晶體管被導(dǎo)通。然后，被導(dǎo)通的行的薄膜晶體管根據(jù)數(shù)據(jù)驅(qū)動(dòng)裝置輸出的信號而進(jìn)行亮度控制。再如，在某個(gè)移位寄存器單元輸出第二電平(例如低電平)的驅(qū)動(dòng)輸出信號時(shí)，與其連接的行的薄膜晶體管被截止，因此在被截止的薄膜晶體管不會(huì)發(fā)光。
[0004]但是，在上述的移位寄存器單元中輸出的驅(qū)動(dòng)輸出信號產(chǎn)生噪聲的情況下，在對應(yīng)的行的像素區(qū)域的薄膜晶體管需要截止的時(shí)間段中因驅(qū)動(dòng)輸出信號的噪聲而可能被導(dǎo)通，從而在顯示裝置產(chǎn)生漏光、頻閃、模糊等現(xiàn)象。

【發(fā)明內(nèi)容】

[0005]本發(fā)明提供一種移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置，能夠抑制移位寄存器單元中輸出的輸出信號的噪聲，從而提高顯示裝置的顯示效果。
[0006]根據(jù)本發(fā)明的第一方面，提供一種移位寄存器單元。所述移位寄存器單元包括:上拉控制模塊，與輸入端連接，基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位;上拉模塊，與第一時(shí)鐘信號端、上拉節(jié)點(diǎn)連接，基于所述第一時(shí)鐘信號端的信號和所述上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號；下拉控制模塊，與第一時(shí)鐘信號端、第二時(shí)鐘信號端、上拉節(jié)點(diǎn)連接，基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位;下拉模塊，與第一下拉節(jié)點(diǎn)和第二下拉節(jié)點(diǎn)連接，基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉，在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，所述下拉控制模塊將所述第一下拉節(jié)點(diǎn)或所述第二下拉節(jié)點(diǎn)的電位控制為第一電平。
[0007]根據(jù)本發(fā)明的第二方面，提供一種柵極驅(qū)動(dòng)裝置。所述柵極驅(qū)動(dòng)裝置包括:N個(gè)如上所述的移位寄存器單元，其中，N為大于I的自然數(shù)。第η個(gè)移位寄存器單元的輸入端與第η-1個(gè)移位寄存器單元的輸出端連接，其中，1〈η〈 = Ν，第I個(gè)移動(dòng)寄存器模塊的輸入端接收初始信號。
[0008]根據(jù)本發(fā)明的第三方面，提供一種顯示裝置。所述顯示裝置包括顯示面板和配置來對顯示面板輸出驅(qū)動(dòng)輸出信號的柵極驅(qū)動(dòng)裝置。
[0009]根據(jù)本發(fā)明的第四方面，提供一種應(yīng)用于移位寄存器單元的控制方法。所述控制方法包括:基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位;基于所述第一時(shí)鐘信號端的信號和所述上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號;基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位;基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉。在基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位的步驟中，在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，將所述第一下拉節(jié)點(diǎn)或所述第二下拉節(jié)點(diǎn)的電位控制為第一電平。
[0010]根據(jù)本發(fā)明的移位寄存器單元及其控制方法、包括該移位寄存器單元的柵極驅(qū)動(dòng)裝置、以及包括該柵極驅(qū)動(dòng)裝置的顯示裝置，下拉控制模塊配置來控制第一下拉節(jié)點(diǎn)和點(diǎn)位和第二下拉節(jié)點(diǎn)的電位，具體地在上拉節(jié)點(diǎn)的電位處于第二電平的情況下，所述下拉控制模塊將所述第一下拉節(jié)點(diǎn)或所述第二下拉節(jié)點(diǎn)的電位控制為第一電平。由此，在上拉節(jié)點(diǎn)的電位處于第二電平的情況下，有效地對上拉節(jié)點(diǎn)和輸出端進(jìn)行下拉，從而降低上拉節(jié)點(diǎn)和輸出端的噪聲，進(jìn)而能夠提高顯示裝置的顯示效果。
【附圖說明】
[0011]圖1是表示本發(fā)明的實(shí)施方式的移位寄存器單元的功能框圖。
[0012]圖2是表示本發(fā)明的實(shí)施方式的移位寄存器單元的具體實(shí)施例的電路圖。
[0013]圖3是表示本發(fā)明的實(shí)施方式的移位寄存器單元的緩沖充電階段的工作狀態(tài)的示意圖。
[0014]圖4是表示本發(fā)明的實(shí)施方式的移位寄存器單元的充電上拉階段的工作狀態(tài)的示意圖。
[0015]圖5是表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電下拉階段的工作狀態(tài)的示意圖。
[0016]圖6是表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電保持階段I的工作狀態(tài)的示意圖。
[0017]圖7是表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電保持階段2的工作狀態(tài)的示意圖。
[0018]圖8是本發(fā)明的實(shí)施方式的包括移位寄存器單元的柵極驅(qū)動(dòng)裝置的功能框圖。
[0019]圖9是本發(fā)明的實(shí)施方式的包括柵極驅(qū)動(dòng)裝置的顯示裝置的功能框圖。
[0020]圖10是表示本發(fā)明的實(shí)施方式的控制方法的流程圖。
【具體實(shí)施方式】
[0021]下面，參照附圖來具體說明本發(fā)明的實(shí)施方式。提供以下參照附圖的描述，以幫助對由權(quán)利要求及其等價(jià)物所限定的本發(fā)明的示例實(shí)施方式的理解。其包括幫助理解的各種具體細(xì)節(jié)，但它們只能被看作是示例性的。因此，本領(lǐng)域技術(shù)人員將認(rèn)識到，可對這里描述的實(shí)施方式進(jìn)行各種改變和修改，而不脫離本發(fā)明的范圍和精神。而且，為了使說明書更加清楚簡潔，將省略對本領(lǐng)域熟知功能和構(gòu)造的詳細(xì)描述。
[0022]在本發(fā)明的實(shí)施方式中采用的薄膜晶體管是源極和漏極對稱的，所有其源極和漏極在名稱上可以互換。此外，按照薄膜晶體管的特性區(qū)分可以將薄膜晶體管分為N型晶體管或P型晶體管。在以下的說明中，以N型晶體管為例展開說明，但是也可以采用P型晶體管。此夕卜，在采用P型晶體管時(shí)，本領(lǐng)域技術(shù)人員能夠根據(jù)所采用的晶體管的類型，對各個(gè)端(例如，輸入端、第一時(shí)鐘信號端、第二時(shí)鐘信號端、復(fù)位信號接收端)的輸入信號進(jìn)行相應(yīng)的調(diào)整。
[0023]首先，參照圖1和圖2來說明本發(fā)明的實(shí)施方式的移位寄存器單元。圖1是表示本發(fā)明的實(shí)施方式的移位寄存器單元的功能框圖。圖2是表示本發(fā)明的實(shí)施方式的移位寄存器單元的具體實(shí)施例的電路圖。
[0024]如圖1所示，本發(fā)明的實(shí)施方式的移位寄存器單元10包括上拉控制模塊101、上拉模塊102、下拉控制模塊103、下拉模塊104。
[0025]上拉控制模塊101與輸入端INPUT連接，基于從輸入端接收的信號控制上拉節(jié)點(diǎn)pu的電位。例如，在從輸入端接收的信號為高電平的情況下，上拉節(jié)點(diǎn)Pu的電位變?yōu)楦唠娖健?br>[0026]具體地，在圖2所示的具體實(shí)施例的電路圖中，上拉控制模塊101包括晶體管M1，晶體管Ml的漏極和柵極與輸入端INPUT連接，晶體管Ml的源極與上拉節(jié)點(diǎn)pu連接。
[0027]在輸入端INPUT的信號為高電平時(shí)，晶體管Ml被導(dǎo)通。因此，輸入端INPUT的信號傳遞到上拉節(jié)點(diǎn)Pu。反之，在輸入端INPUT的信號為低電平時(shí)，晶體管Ml被截止，因此無法向上拉節(jié)點(diǎn)Pu傳遞輸入端INPUT的信號。
[0028]上拉模塊102與第一時(shí)鐘信號端CLK、上拉節(jié)點(diǎn)pu連接，基于第一時(shí)鐘信號端CLK的信號和上拉節(jié)點(diǎn)的電位從輸出端OUTPUT輸出輸出信號。例如，在上拉節(jié)點(diǎn)PU的電位為高電平的情況下，當(dāng)?shù)谝粫r(shí)鐘信號端CLK的信號為高電平時(shí)，從輸出端OUTPUT輸出高電平的信號。
[0029]具體地，在圖2所示的具體實(shí)施例的電路圖中，上拉模塊102包括晶體管M3和電容Cl。晶體管M3的漏極與第一時(shí)鐘信號端CLK連接，其柵極與上拉節(jié)點(diǎn)PU連接，其源極與輸出端OUTPUT連接。此外，電容Cl的一端與上拉節(jié)點(diǎn)pu連接，其另一端與輸出端OUTPUT連接。
[0030]下面，參照圖3和圖4來說明本發(fā)明的實(shí)施方式的上拉控制模塊101和上拉模塊102的處理過程。其中，圖3是表示本發(fā)明的實(shí)施方式的移位寄存器單元的緩沖充電階段的工作狀態(tài)的示意圖，圖4是表示本發(fā)明的實(shí)施方式的移位寄存器單元的充電上拉階段的工作狀態(tài)的示意圖。
[0031]如圖3所示，在緩沖充電階段中，輸入端INPUT的信號為高電平，晶體管Ml導(dǎo)通，從而上拉節(jié)點(diǎn)Pu的電位成為高電平。此外，第一時(shí)鐘信號端CLK的信號被設(shè)置為在輸入端INPUT的信號成為高電平的下一周期，成為高電平。
[0032]此外，如后所述，第一時(shí)鐘信號端CLK的信號和第二時(shí)鐘信號端CLKB的信號可以設(shè)置為交替地處于第一電平。因此，在輸入端INPUT的信號為高電平的情況下，第二時(shí)鐘信號端CLKB的信號成為高電平，從而晶體管M9導(dǎo)通。
[0033]在圖3所示的緩沖充電階段，上拉節(jié)點(diǎn)pu的電位為高電平，因此上拉模塊中，電容器Cl被充電，并且晶體管M3被導(dǎo)通。但是，在緩沖充電階段，由于第一時(shí)鐘信號端CLK的信號為低電平，從而在輸出端OUTPUT中輸出低電平的信號。
[0034]如圖4所示，在充電上拉階段中，第一時(shí)鐘信號端CLK的信號變?yōu)楦唠娖?，輸入端INPUT的信號變?yōu)榈碗娖?。雖然輸入端INPUT的信號變?yōu)榈碗娖?，從而晶體管Ml被截止，但是通過電容器Cl的自舉作用，上拉節(jié)點(diǎn)pu的電平繼續(xù)升高，維持在高電平。
[0035]在圖4所示的充電上拉階段，由于上拉節(jié)點(diǎn)pu的電位為高電平，因此晶體管Ml依然導(dǎo)通，從而在輸出端OUTPUT中輸出第一時(shí)鐘信號CLK的信號即高電平的信號。
[0036]如上所述，在移位寄存器單元10中，通過上拉控制模塊101和上拉模塊102的處理，從而在輸出端OUTPUT中能夠輸出對輸入端INPUT的信號進(jìn)行移位后的輸出信號。
[0037]在圖3所示的緩沖充電階段和圖4所示的充電上拉階段之外，上拉節(jié)點(diǎn)pu應(yīng)被控制為低電平，使得在輸出端OUTPUT中輸出低電平的輸出信號。并且，在圖4所示的充電上拉階段之外，從輸出端OUTPU輸出的輸出信號應(yīng)被控制為低電平。
[0038]如圖3和圖4所示，在晶體管M3的漏極中連接的第一時(shí)鐘信號端CLK的信號在高電平和低電平之間來回變化。在圖3所示的緩沖充電階段和圖4所示的充電上拉階段之外，在第一時(shí)鐘信號端CLK的信號處于高電平時(shí)，由于晶體管M3的寄生電容，從而上拉節(jié)點(diǎn)pu的電位被拉高，從而導(dǎo)致晶體管M3被導(dǎo)通。晶體管M3被導(dǎo)通的情況下，即使在在圖3所示的緩沖充電階段和圖4所示的充電上拉階段之外，在輸出端OUTPUT中也可能輸出高電平的輸出信號(在第一時(shí)鐘信號端CLK為高電平時(shí))。即，由于晶體管M3的寄生電容，在上拉節(jié)點(diǎn)pu和輸出端OUTPUT中產(chǎn)生噪聲，從而導(dǎo)致在圖3所示的緩沖充電階段和圖4所示的充電上拉階段之外也輸出高電平的輸出信號，由此在包括移位寄存器單元的顯示裝置的顯示效果會(huì)受到漏光、頻閃、模糊等的影響。
[0039]下拉控制模塊103與第一時(shí)鐘信號端CLK、第二時(shí)鐘信號端CLKB、上拉節(jié)點(diǎn)pu連接，基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)Pd的電位和第二下拉節(jié)點(diǎn)F1Dl的電位。
[0040]具體地，在圖2所示的具體實(shí)施例的電路圖中，下拉控制模塊103包括晶體管M5、晶體管M9、晶體管M6和晶體管M8。
[0041 ]其中，晶體管M5的漏極與第二時(shí)鐘信號端CLKB連接，其源極與第一下拉節(jié)點(diǎn)pd連接。晶體管M9的漏極和柵極與第二時(shí)鐘信號端CLKB連接，其源極與晶體管M5的柵極連接。晶體管M6的漏極與第一下拉節(jié)點(diǎn)pd連接，其柵極與上拉節(jié)點(diǎn)pu連接。晶體管M8的漏極與晶體管M9的源極連接，其柵極與上拉節(jié)點(diǎn)pu連接。即，在圖2所示的具體實(shí)施例的電路圖中，晶體管M5的柵極、晶體管M9的源極和晶體管M8的漏極都與節(jié)點(diǎn)PD-CN連接。其中，晶體管M5對應(yīng)于技術(shù)方案中的第一晶體管，晶體管M9對應(yīng)于技術(shù)方案中的第二晶體管，晶體管M6對應(yīng)于技術(shù)方案中的第三晶體管，晶體管M8對應(yīng)于技術(shù)方案中的第四晶體管。其中，在晶體管M6、晶體管M8的源極例如與低電平信號端VSS連接。
[0042]此外，在圖2所示的具體實(shí)施例的電路圖中，下拉控制模塊103還包括晶體管M7(對應(yīng)于技術(shù)方案中的第五晶體管)和二極管Dl。其中，晶體管M7的漏極與第一時(shí)鐘信號端CLK連接，其柵極與晶體管M9的源極連接。即，晶體管M7的柵極也與圖2中的電路圖中的節(jié)點(diǎn)TO-CN連接。此外，二極管Dl的正極與晶體管M7的源極連接，其負(fù)極與第二下拉節(jié)點(diǎn)I3Dl連接。
[0043]下拉模塊104與第一下拉節(jié)點(diǎn)Pd和第二下拉節(jié)點(diǎn)roi連接，基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端OUTPUT和上拉節(jié)點(diǎn)PU的電位進(jìn)行下拉。例如，下拉模塊104在第一下拉節(jié)點(diǎn)的電位或第二下拉節(jié)點(diǎn)的點(diǎn)位處于第一電平的情況下，能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。
[0044]具體地，在圖2所示的具體實(shí)施例的電路圖中，下拉模塊104包括晶體管M2、晶體管M4、晶體管Ml O和晶體管Ml I。
[0045]其中，晶體管M2的柵極與第二下拉節(jié)點(diǎn)PDl連接，其漏極與上拉節(jié)點(diǎn)pu連接。晶體管M4的柵極與第二下拉節(jié)點(diǎn)H) I連接，其漏極與輸出端OUTPUT連接。晶體管Ml O的柵極與第一下拉節(jié)點(diǎn)Pd連接，其漏極與上拉節(jié)點(diǎn)PU連接。晶體管Ml I的柵極與第一下拉節(jié)點(diǎn)pd連接，其漏極與輸出端OUTPUT連接。此外，在晶體管M2、晶體管M4、晶體管MlO、晶體管Ml I的源極例如與低電平信號端VSS連接。其中，晶體管M2對應(yīng)于技術(shù)方案中的第六晶體管，晶體管M4對應(yīng)于技術(shù)方案中的第七晶體管，晶體管MlO對應(yīng)于技術(shù)方案中的第八晶體管，晶體管Mll對應(yīng)于技術(shù)方案中的第九晶體管。
[0046]如上所述，在圖3所示的緩沖充電階段和圖4所示的充電上拉階段中，在上拉節(jié)點(diǎn)Pu的控制下，從輸出端OUTPUT能夠輸出對從輸入端INPUT接收的信號進(jìn)行移位后的輸出信號。即，在緩沖充電階段和充電上拉階段中，為了能夠從輸出端OUTPUT輸出移位后的輸出信號，上拉節(jié)點(diǎn)Pu處于第一電平即高電平。在圖3所示的緩沖充電階段和圖4所示的充電上拉階段之外，上拉節(jié)點(diǎn)Pu處于第二電平即低電平。
[0047]在上拉節(jié)點(diǎn)PU處于低電平時(shí)，為了能夠使上拉節(jié)點(diǎn)PU和輸出端OUTPUT不會(huì)受到上述的噪聲的干擾，通過下拉模塊104對上拉節(jié)點(diǎn)pu和輸出端OUTPUT進(jìn)行下拉。
[0048]因此，在本發(fā)明的實(shí)施方式中，在上拉節(jié)點(diǎn)pu的電位處于第二電平的情況下，下拉控制模塊103將第一下拉節(jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)PDl的電位控制為第一電平。由此，在上拉節(jié)點(diǎn)Pu的電位處于第二電平的情況下，下拉模塊104能夠基于控制為第一電平的第一下拉節(jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)F1DI，對輸出端OUTPUT和上拉節(jié)Apu的電位進(jìn)行下拉。
[0049]下面，參照圖5至圖7來說明本發(fā)明的實(shí)施方式的下拉控制模塊103和下拉模塊104的處理過程。其中，圖5是表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電下拉階段的工作狀態(tài)的示意圖，圖6是表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電保持階段I的工作狀態(tài)的示意圖，圖7時(shí)表示本發(fā)明的實(shí)施方式的移位寄存器單元的放電保持階段2的工作狀態(tài)的示意圖。
[0050]如圖5所示，在放電下拉階段中，第二時(shí)鐘信號端CLKB的信號為高電平，因此晶體管M5、晶體管M9導(dǎo)通。此外，在放電下拉階段中，由于上拉節(jié)點(diǎn)pu的電位為低電平，因此晶體管M6、晶體管M8截止。從而，第一下拉節(jié)點(diǎn)pd處于高電平，在處于高電平的第一下拉節(jié)點(diǎn)pd的控制下，晶體管MlO和晶體管Mll導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。此外，在放電下拉階段中，由于晶體管M5和晶體管M9導(dǎo)通，從而節(jié)點(diǎn)H)-CN也處于高電平，從而晶體管M7也會(huì)導(dǎo)通。
[0051]如圖6所示，在放電保持階段I中，雖然第二時(shí)鐘信號端CLKB的信號為低電平，但是節(jié)點(diǎn)I3D-CN處于高電平，從而晶體管M5和晶體管M7導(dǎo)通。在晶體管M7導(dǎo)通的情況下，第一時(shí)鐘信號端CLK的高電平信號能夠使二極管Dl導(dǎo)通，從而第二下拉節(jié)點(diǎn)PDl處于高電平。在處于高電平的第二下拉節(jié)點(diǎn)PDl的控制下，晶體管M2和晶體管M4導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。
[0052]如圖7所示，在放電保持階段2中，第二時(shí)鐘信號端CLKB的信號為高電平，因此與圖5的放電下拉階段相同地，晶體管M5、晶體管M7和晶體管M9導(dǎo)通，從而第一下拉節(jié)點(diǎn)pd處于高電平。從而在處于高電平的第一下拉節(jié)點(diǎn)Pd的控制下，晶體管MlO和晶體管Mll導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。此外，關(guān)于第二下拉節(jié)點(diǎn)PDl，由于其處于懸空狀態(tài)(高電平)，從而能夠使晶體管M2和晶體管M4導(dǎo)通。導(dǎo)通的晶體管M2和晶體管M4能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU的電位進(jìn)行下拉。
[0053]在本發(fā)明的實(shí)施方式中，如圖3至圖7所示，第一時(shí)鐘信號端CLK的信號和第二時(shí)鐘信號端CLKB的信號交替地處于第一電平。具體地，在第一時(shí)鐘信號端的信號為高電平的情況(充電上拉階段和放電保持階段I)下，第二時(shí)鐘信號端CLKB的信號為低電平，反之，在第二時(shí)鐘信號端的信號為高電平的情況(緩沖充電階段、放電下拉階段和放電保持階段2)下，第二時(shí)鐘信號端CLKB的信號為低電平。
[0054]此外，在上拉節(jié)點(diǎn)的電位處于低電平的情況下，如圖6的放電保持階段I所示，在第一時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第二下拉節(jié)點(diǎn)roi的電位控制為高電平。此外，如圖5的放電下拉階段和圖7的放電保持階段2所示，在第二時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第一下拉節(jié)點(diǎn)的電位控制為第一電平。從而，下拉控制模塊103能夠在上拉節(jié)點(diǎn)的電位處于第二電平時(shí)，始終能夠?qū)⒌谝幌吕?jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)PDl的電位控制為高電平。其中，在圖7的放電保持階段2中，下拉控制模塊103還能夠?qū)⒌诙吕?jié)點(diǎn)的電位控制為第一電平。
[0055]由此，下拉模塊104能夠在上拉節(jié)點(diǎn)pu的電位處于低電平時(shí)，響應(yīng)于第一下拉節(jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)F1Dl的至少一個(gè)被控制為高電平，對輸出端OUTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0056]在本發(fā)明的實(shí)施方式的移位寄存器10中，除了上拉節(jié)點(diǎn)pu處于高電平的期間以夕卜，能夠有效地對上拉節(jié)點(diǎn)Pu和輸出端OUTPUT進(jìn)行下拉，由此能夠防止上拉模塊102中的晶體管的寄生電容引起的在上拉節(jié)點(diǎn)Pu和輸出端OUTPUT中的噪聲。從而，能夠防止在包括移位寄存器單元的顯示裝置的顯示效果受到漏光、頻閃、模糊等的影響。
[0057]特別是，在圖6所示的放電保持階段I中，即使第二時(shí)鐘信號端CLKB處于低電平的情況下，能夠使第一時(shí)鐘信號端CLK的高電平信號依次通過晶體管M7和二極管Dl，從而使第二下拉節(jié)點(diǎn)PDl處于高電平。由此，下拉模塊104根據(jù)處于高電平的第二下拉節(jié)點(diǎn)F1Dl，對輸出端OUTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0058]此外，本發(fā)明的實(shí)施方式的移位寄存器單元10還能夠接收復(fù)位信號，并且下拉模塊104能夠基于復(fù)位信號對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉。
[0059]具體地，移位寄存器單元10包括復(fù)位信號接收模塊，該復(fù)位信號接收模塊與復(fù)位信號接收端連接，基于復(fù)位信號接收端的信號控制第二下拉節(jié)點(diǎn)roi的電位。
[0060]在圖2所示的具體實(shí)施例的電路圖中，復(fù)位信號接收模塊包括二極管D2。二極管D2的正極與復(fù)位信號接收端連接，其負(fù)極與第二下拉節(jié)點(diǎn)PDl連接。例如，在復(fù)位信號接收端的信號為高電平的情況下，該信號能夠通過二極管D2，從而使第二下拉節(jié)點(diǎn)PDl處于高電平。由此，下拉模塊104(具體地，晶體管M2和晶體管M4)能夠響應(yīng)于處于高電平的第二下拉節(jié)點(diǎn)PDl的電位，對輸出端OUTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0061]具體地，如圖5所示，在復(fù)位信號接收端的信號例如為下一級的移位寄存器單元的輸出信號。因此，在放電下拉階段中，從復(fù)位信號接收端接收高電平的信號，從而能夠使第二下拉節(jié)點(diǎn)roi也處于高電平?；诟唠娖降牡诙吕?jié)點(diǎn)PDI，在放電下拉階段中通過晶體管M2和晶體管M4也能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉，從而能夠更加有效地進(jìn)行下拉操作。
[0062]此外，在圖6的放電保持階段I和圖7的放電保持階段2中，第二下拉節(jié)點(diǎn)HH處于高電平。在復(fù)位信號接收端的信號例如為下一級的移位寄存器單元的輸出信號的情況下，能夠通過復(fù)位信號接收模塊(例如，圖2中的二極管D2)防止對復(fù)位信號接收端的干擾，具體地防止對下一級的移位寄存器單元的輸出信號的干擾。
[0063]同樣地，在圖5的放電下拉階段中，因復(fù)位信號接收端的信號而第二下拉節(jié)點(diǎn)PDl處于高電平，通過在圖2的下拉控制模塊103中包括的二極管Dl，能夠防止對第一時(shí)鐘信號端CLK、以及下拉控制模塊103的工作的干擾。
[0064]此外，在本發(fā)明的實(shí)施方式的移位寄存器單元10中，還可以包括初始化模塊。該初始化模塊與使能信號接收端連接，基于使能信號輸入端的信號對第二下拉節(jié)點(diǎn)的電位進(jìn)行下拉。
[0065]在圖2所示的具體實(shí)施例的電路圖中，初始化模塊包括晶體管M12。晶體管M12的柵極與使能信號接收端STVO連接，其漏極與第二下拉節(jié)點(diǎn)PDl連接。此外，在圖2的電路圖中，晶體管Ml 2的源極與低電平信號端VSS連接。
[0066]具體地，在移位寄存器單元10進(jìn)行工作前、或者在特定的階段(除了緩沖充電階段、充電上拉階段、放電下拉階段、放電保持階段I和放電保持階段2以外)中，從使能信號接收端STVO中輸入高電平的信號。通過該高電平的信號，晶體管M12導(dǎo)通，從而能夠?qū)Φ诙吕?jié)點(diǎn)roi進(jìn)行下拉，從而能夠?qū)υ诘诙吕?jié)點(diǎn)的電荷進(jìn)行放電，由此能夠更加穩(wěn)定地進(jìn)行工作。
[0067]在上述的說明中，以第一電平為高電平、第二電平為低電平為例展開了說明，但是也可以根據(jù)需要而設(shè)置成第一電平為低電平、第二電平為高電平。例如，在移位寄存器單元12中的晶體管為P型晶體管的情況下，第一電平為低電平、第二電平為高電平。同樣，根據(jù)需要，在圖2所示的電路圖中的低電平信號端VSS也可以構(gòu)成為高電平信號端。
[0068]此外，在上述的說明中，第一時(shí)鐘信號端的信號和第二時(shí)鐘信號端的信號交替地處于第一電平，但是也可以設(shè)置為其他的方式，只要下拉控制模塊在上拉節(jié)點(diǎn)的電位處于第二電平的情況下能夠使下拉模塊進(jìn)行下拉即可。
[0069]在以上說明中，以圖2所示的具體實(shí)施例的電路圖為例，說明了移位寄存器單元10的各個(gè)模塊的構(gòu)成方式和處理過程。但是，移位寄存器單元10的各個(gè)模塊的構(gòu)成方式不限定于圖2所示的電路圖，也可以是其他的構(gòu)成方式。此外，參照圖3-圖7表示的移位寄存器單元10的各個(gè)工作狀態(tài)僅用于幫助理解各個(gè)模塊的處理過程，在由其他的方式構(gòu)成移位寄存器單元10的各個(gè)工作模塊的情況下，移位寄存器單元10的工作狀態(tài)也會(huì)相應(yīng)地變化。
[0070]下面，參照圖8來說明本發(fā)明的實(shí)施方式的柵極驅(qū)動(dòng)裝置。本發(fā)明的實(shí)施方式的包括移位寄存器單元的柵極驅(qū)動(dòng)裝置的功能框圖。
[0071]如圖8所示，本發(fā)明的實(shí)施方式的柵極驅(qū)動(dòng)裝置包括N個(gè)移位寄存器單元。其中，N為大于I的自然數(shù)。并且，柵極驅(qū)動(dòng)裝置所包括的每個(gè)移位寄存器單元可以采用如上所述的結(jié)構(gòu)。
[0072]在圖8所示的柵極驅(qū)動(dòng)裝置的結(jié)構(gòu)中，第η個(gè)移位寄存器單元的輸入端與第n-1個(gè)移位寄存器單元的輸出端連接。其中，l〈n〈 = N。即，第η-1個(gè)移位寄存器單元的輸出信號作為輸入信號輸入到第η個(gè)移位寄存器單元。此外，第I個(gè)移動(dòng)寄存器模塊的輸入端接收起始信號。此外，本發(fā)明的實(shí)施方式的使能信號接收端也可以接收該起始信號。
[0073]由此，從第I個(gè)?第N個(gè)移位寄存器單元輸出的輸出信號依次成為，從起始信號按周期移位后的驅(qū)動(dòng)輸出信號。
[0074]此外，在圖8所示的柵極驅(qū)動(dòng)裝置所包括的各個(gè)移位寄存器單元的第一時(shí)鐘信號端中接收相同的第一時(shí)鐘信號、各個(gè)移位寄存器單元的第二時(shí)鐘信號端中接收相同的第二時(shí)鐘信號，從而根據(jù)所接收的上述信號而輸出對輸入信號移位后的輸出信號。
[0075]下面，參照圖9來說明本發(fā)明的實(shí)施方式的包括柵極驅(qū)動(dòng)裝置的顯示裝置的功能框圖。圖9是本發(fā)明的實(shí)施方式的包括柵極驅(qū)動(dòng)裝置的顯示裝置的功能框圖。
[0076]如圖9所示，顯示裝置包括顯示面板、柵極驅(qū)動(dòng)裝置。此外，在圖9所示的顯示裝置中，可以根據(jù)需要而設(shè)置其他的裝置。例如，如圖9所示，顯示裝置還可以包括數(shù)據(jù)驅(qū)動(dòng)裝置。
[0077]圖9的顯示裝置所包括的柵極驅(qū)動(dòng)裝置可以采用圖8所示的結(jié)構(gòu)。柵極驅(qū)動(dòng)裝置所包括的各個(gè)移位寄存器單元配置來對顯示面板的像素區(qū)域的對應(yīng)的行的薄膜晶體管進(jìn)行導(dǎo)通/截止。具體地，當(dāng)移位寄存器單元所輸出的輸出信號成為高電平時(shí)，對所對應(yīng)的行的薄膜晶體管進(jìn)行導(dǎo)通。由于各個(gè)移位寄存器單元依次輸出移位后的驅(qū)動(dòng)輸出信號，因此在顯示面板中各個(gè)行的薄膜晶體管依次被導(dǎo)通，從而被導(dǎo)通的薄膜晶體管能夠按照數(shù)據(jù)驅(qū)動(dòng)裝置輸出的信號而進(jìn)行亮度等的控制。
[0078]下面，參照圖10來說明本發(fā)明的實(shí)施方式的應(yīng)用于移位寄存器單元的控制方法。圖10是表示本發(fā)明的實(shí)施方式的控制方法的流程圖。
[0079]在步驟SI中，基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位。
[0080]具體地，在應(yīng)用于圖1所示的移位寄存器單元10的情況下，上拉控制模塊101基于從輸入端接收的信號控制上拉節(jié)點(diǎn)PU的電位。例如，在從輸入端接收的信號為高電平的情況下，上拉節(jié)點(diǎn)Pu的電位變?yōu)楦唠娖?。具體地，如圖2所示，上拉控制模塊包括晶體管Ml[0081 ]例如，在圖2中，在輸入端INPUT的信號為高電平時(shí)，晶體管Ml被導(dǎo)通。因此，輸入端INPUT的信號傳遞到上拉節(jié)點(diǎn)pu。反之，在輸入端INHJT的信號為低電平時(shí)，晶體管Ml被截止，因此無法向上拉節(jié)點(diǎn)Pu傳遞輸入端INPUT的信號。
[0082 ]例如，如圖3所示，在緩沖充電階段中，輸入端INPUT的信號為高電平，晶體管Ml導(dǎo)通，從而上拉節(jié)點(diǎn)Pu的電位成為高電平。此外，第一時(shí)鐘信號端CLK的信號被設(shè)置為在輸入端INPUT的信號成為高電平的下一周期，成為高電平。在圖3所示的緩沖充電階段，上拉節(jié)點(diǎn)Pu的電位為高電平，因此上拉模塊中，電容器Cl被充電，并且晶體管M3被導(dǎo)通。但是，在緩沖充電階段，由于第一時(shí)鐘信號端CLK的信號為低電平，從而在輸出端OUTPUT中輸出低電平的信號。
[0083]在步驟S2中，基于第一時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號。
[0084]具體地，在應(yīng)用于圖1所示的移位寄存器單元10的情況下，上拉模塊102基于第一時(shí)鐘信號端CLK的信號和上拉節(jié)點(diǎn)的電位從輸出端OUTPUT輸出輸出信號。例如，在上拉節(jié)點(diǎn)Pu的電位為高電平的情況下，當(dāng)?shù)谝粫r(shí)鐘信號端CLK的信號為高電平時(shí)，從輸出端OUTPUT輸出高電平的信號。具體地，如圖2所示，上拉模塊包括晶體管M3和電容Cl。
[0085]例如，如圖4所示，在充電上拉階段中，第一時(shí)鐘信號端CLK的信號變?yōu)楦唠娖?，輸入端INPUT的信號變?yōu)榈碗娖?。雖然輸入端INPUT的信號變?yōu)榈碗娖?，從而晶體管Ml被截止，但是通過電容器Cl的自舉作用，上拉節(jié)點(diǎn)pu的電平繼續(xù)升高，維持在高電平。
[0086]在圖4所示的充電上拉階段，由于上拉節(jié)點(diǎn)pu的電位為高電平，因此晶體管Ml依然導(dǎo)通，從而在輸出端OUTPUT中輸出第一時(shí)鐘信號CLK的信號即高電平的信號。
[0087]如上所述，通過步驟SI和步驟S2的處理，在輸出端OUTPUT中能夠輸出對輸入端INPUT的信號進(jìn)行移位后的輸出信號。
[0088]在步驟S3中，基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位。
[0089]具體地，在應(yīng)用于圖1所示的移位寄存器單元10的情況下，下拉控制模塊103基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)Pd的電位和第二下拉節(jié)點(diǎn)roi的電位。具體地，如圖2所示，下拉控制模塊103包括晶體管M5、晶體管M9、晶體管M6和晶體管M8，此外也可以進(jìn)一步包括晶體管M7 (對應(yīng)于技術(shù)方案中的第五晶體管)和二極管Dl。
[0090]在本發(fā)明的實(shí)施方式中，在上拉節(jié)點(diǎn)pu處于第二電平(例如低電平)時(shí)，為了能夠使上拉節(jié)點(diǎn)Pu和輸出端OUTPUT不會(huì)受到因上拉模塊中的晶體管的寄生電容引起的噪聲的干擾，通過下拉模塊104對上拉節(jié)點(diǎn)pu和輸出端OUTPUT進(jìn)行下拉。
[0091]因此，在本發(fā)明的實(shí)施方式的步驟S3中，在上拉節(jié)點(diǎn)的電位處于第二電平的情況下，將第一下拉節(jié)點(diǎn)或第二下拉節(jié)點(diǎn)的電位控制為第一電平。由此，在上拉節(jié)點(diǎn)的電位處于第二電平的情況下，始終能夠?qū)⒌谝幌吕?jié)點(diǎn)Pd或第二下拉節(jié)點(diǎn)roi的電位控制為高電平，從而下拉模塊能夠有效地對上拉節(jié)點(diǎn)PU和輸出端OUTPUT進(jìn)行下拉。特別是，在即使第二時(shí)鐘信號端CLKB處于低電平的情況(例如，圖6所示的放電保持階段I)下，能夠使第一時(shí)鐘信號端CLK的高電平信號依次通過晶體管M7和二極管Dl，從而使第二下拉節(jié)點(diǎn)PDl處于高電平。由此，下拉模塊104根據(jù)處于高電平的第二下拉節(jié)點(diǎn)H)I，對輸出端OUTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。
[0092]具體地，在本發(fā)明的實(shí)施方式中，如圖3至圖7所示，第一時(shí)鐘信號端CLK的信號和第二時(shí)鐘信號端CLKB的信號交替地處于第一電平。具體地，在第一時(shí)鐘信號端的信號為高電平的情況(充電上拉階段和放電保持階段I)下，第二時(shí)鐘信號端CLKB的信號為低電平，反之，在第二時(shí)鐘信號端的信號為高電平的情況(緩沖充電階段、放電下拉階段和放電保持階段2)下，第二時(shí)鐘信號端CLKB的信號為低電平。
[0093]具體地，在步驟S3中，在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第一時(shí)鐘信號端的信號處于第一電平期間，將第二下拉節(jié)點(diǎn)的電位控制為第一電平。例如，在上拉節(jié)點(diǎn)的電位處于低電平的情況下，如圖6的放電保持階段I所示，在第一時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第二下拉節(jié)點(diǎn)roi的電位控制為高電平。
[0094]具體地，在步驟S3中，在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第二時(shí)鐘信號端的信號處于第一電平期間，將第一下拉節(jié)點(diǎn)的電位控制為第一電平。例如，如圖5的放電下拉階段和圖7的放電保持階段2所示，在第二時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第一下拉節(jié)點(diǎn)的電位控制為第一電平。從而，下拉控制模塊103能夠在上拉節(jié)點(diǎn)的電位處于第二電平時(shí)，始終能夠?qū)⒌谝幌吕?jié)點(diǎn)Pd或第二下拉節(jié)點(diǎn)PDl的電位控制為高電平。其中，在圖7的放電保持階段2中，下拉控制模塊103還能夠?qū)⒌诙吕?jié)點(diǎn)的電位控制為第一電平。
[0095]在步驟S4中，基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉。
[0096]具體地，在應(yīng)用于圖1所示的移位寄存器單元10的情況下，下拉模塊104基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端OUTPUT和上拉節(jié)點(diǎn)PU的電位進(jìn)行下拉。例如，下拉模塊104在第一下拉節(jié)點(diǎn)的電位或第二下拉節(jié)點(diǎn)的點(diǎn)位處于第一電平的情況下，能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。具體地，如圖2所示，下拉模塊104包括晶體管M2、晶體管M4、晶體管Ml O和晶體管Ml I。
[0097]如圖5所示，在放電下拉階段中，第二時(shí)鐘信號端CLKB的信號為高電平，因此晶體管M5、晶體管M9導(dǎo)通。此外，在放電下拉階段中，由于上拉節(jié)點(diǎn)pu的電位為低電平，因此晶體管M6、晶體管M8截止。從而，第一下拉節(jié)點(diǎn)pd處于高電平，在處于高電平的第一下拉節(jié)點(diǎn)pd的控制下，晶體管MlO和晶體管Mll導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0098]如圖6所示，在放電保持階段I中，雖然第二時(shí)鐘信號端CLKB的信號為低電平，但是節(jié)點(diǎn)I3D-CN處于高電平，從而晶體管M5和晶體管M7導(dǎo)通。在晶體管M7導(dǎo)通的情況下，第一時(shí)鐘信號端CLK的高電平信號能夠使二極管Dl導(dǎo)通，從而第二下拉節(jié)點(diǎn)PDl處于高電平。在處于高電平的第二下拉節(jié)點(diǎn)PDl的控制下，晶體管M2和晶體管M4導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。
[0099]如圖7所示，在放電保持階段2中，第二時(shí)鐘信號端CLKB的信號為高電平，因此與圖5的放電下拉階段相同地，晶體管M5、晶體管M7和晶體管M9導(dǎo)通，從而第一下拉節(jié)點(diǎn)pd處于高電平。從而在處于高電平的第一下拉節(jié)點(diǎn)Pd的控制下，晶體管MlO和晶體管Mll導(dǎo)通，從而能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU進(jìn)行下拉。此外，關(guān)于第二下拉節(jié)點(diǎn)PDl，由于其處于懸空狀態(tài)(高電平)，從而能夠使晶體管M2和晶體管M4導(dǎo)通。導(dǎo)通的晶體管M2和晶體管M4能夠?qū)敵龆薕UTPUT和上拉節(jié)點(diǎn)PU的電位進(jìn)行下拉。
[0100]在上拉節(jié)點(diǎn)的電位處于低電平的情況下，如圖6的放電保持階段I所示，在第一時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第二下拉節(jié)點(diǎn)roi的電位控制為高電平。此外，如圖5的放電下拉階段和圖7的放電保持階段2所示，在第二時(shí)鐘信號端的信號處于高電平期間，通過下拉控制模塊103將第一下拉節(jié)點(diǎn)的電位控制為第一電平。從而，下拉控制模塊103能夠在上拉節(jié)點(diǎn)的電位處于第二電平時(shí)，始終能夠?qū)⒌谝幌吕?jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)roi的電位控制為高電平。其中，在圖7的放電保持階段2中，下拉控制模塊103還能夠?qū)⒌诙吕?jié)點(diǎn)的電位控制為第一電平。
[0101]由此，下拉模塊104能夠在上拉節(jié)點(diǎn)PU的電位處于低電平時(shí)，響應(yīng)于第一下拉節(jié)點(diǎn)pd或第二下拉節(jié)點(diǎn)F1Dl的至少一個(gè)被控制為高電平，對輸出端OUTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0102]在本發(fā)明的實(shí)施方式的移位寄存器的控制方法中，除了上拉節(jié)點(diǎn)pu處于高電平的期間以外，能夠有效地對上拉節(jié)點(diǎn)Pu和輸出端OUTPUT進(jìn)行下拉，由此能夠防止上拉模塊中的晶體管的寄生電容引起的在上拉節(jié)點(diǎn)Pu和輸出端OUTPUT中的噪聲。從而，能夠防止在包括移位寄存器單元的顯示裝置的顯示效果受到漏光、頻閃、模糊等的影響。
[0103]特別是，在圖6所示的放電保持階段I中，即使第二時(shí)鐘信號端CLKB處于低電平的情況下，能夠使第一時(shí)鐘信號端CLK的高電平信號依次通過晶體管M7和二極管Dl，從而使第二下拉節(jié)點(diǎn)PDl處于高電平。由此，下拉模塊104根據(jù)處于高電平的第二下拉節(jié)點(diǎn)F1Dl，對輸出端OUTPUT和上拉節(jié)點(diǎn)pu進(jìn)行下拉。
[0104]優(yōu)選地，在本發(fā)明的實(shí)施方式的控制方法還包括:基于復(fù)位信號接收端的信號控制第二下拉節(jié)點(diǎn)的電位。
[0105]具體地，在移位寄存器中包括的復(fù)位信號接收模塊包括二極管D2。二極管D2的正極與復(fù)位信號接收端連接，其負(fù)極與第二下拉節(jié)點(diǎn)PDl連接。例如，在復(fù)位信號接收端的信號為高電平的情況下，該信號能夠通過二極管D2，從而使第二下拉節(jié)點(diǎn)PDl處于高電平。此夕卜，在圖6的放電保持階段I和圖7的放電保持階段2中，第二下拉節(jié)點(diǎn)PDl處于高電平。在復(fù)位信號接收端的信號例如為下一級的移位寄存器單元的輸出信號的情況下，能夠通過復(fù)位信號接收模塊(例如，圖2中的二極管D2)防止對復(fù)位信號接收端的干擾，具體地防止對下一級的移位寄存器單元的輸出信號的干擾。
[0106]優(yōu)選地，在本發(fā)明的實(shí)施方式的控制方法還包括:基于使能信號輸入端的信號對第二下拉節(jié)點(diǎn)的電位進(jìn)行下拉。
[0107]具體地，在移位寄存器中包括的初始化模塊包括晶體管Ml2 ο晶體管Ml 2的柵極與使能信號接收端STVO連接，其漏極與第二下拉節(jié)點(diǎn)roi連接。此外，在圖2的電路圖中，晶體管M12的源極與低電平信號端VSS連接。
[0108]例如，在移位寄存器單元10進(jìn)行工作前、或者在特定的階段中，從使能信號接收端STVO中輸入高電平的信號。通過該高電平的信號，晶體管M12導(dǎo)通，從而能夠?qū)Φ诙吕?jié)點(diǎn)F1Dl進(jìn)行下拉，從而能夠?qū)υ诘诙吕?jié)點(diǎn)的電荷進(jìn)行放電，由此能夠更加穩(wěn)定地進(jìn)行工作。
[0109]在上面詳細(xì)描述了本發(fā)明的各個(gè)實(shí)施方式。然而，本領(lǐng)域技術(shù)人員應(yīng)該理解，在不脫離本發(fā)明的原理和精神的情況下，可對這些實(shí)施方式進(jìn)行各種修改，組合或子組合，并且這樣的修改應(yīng)落入本發(fā)明的范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種移位寄存器單元，包括: 上拉控制模塊，與輸入端連接，基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位； 上拉模塊，與第一時(shí)鐘信號端、上拉節(jié)點(diǎn)連接，基于所述第一時(shí)鐘信號端的信號和所述上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號； 下拉控制模塊，與第一時(shí)鐘信號端、第二時(shí)鐘信號端、上拉節(jié)點(diǎn)連接，基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位； 下拉模塊，與第一下拉節(jié)點(diǎn)和第二下拉節(jié)點(diǎn)連接，基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，所述下拉控制模塊將所述第一下拉節(jié)點(diǎn)或所述第二下拉節(jié)點(diǎn)的電位控制為第一電平。2.如權(quán)利要求1所述的移位寄存器單元，還包括: 復(fù)位信號接收模塊，與復(fù)位信號接收端連接，基于復(fù)位信號接收端的信號控制第二下拉節(jié)點(diǎn)的電位。3.如權(quán)利要求1所述的移位寄存器單元，還包括: 初始化模塊，與使能信號接收端連接，基于使能信號輸入端的信號對第二下拉節(jié)點(diǎn)的電位進(jìn)行下拉。4.如權(quán)利要求1所述的移位寄存器單元，其中， 所述第一時(shí)鐘信號端的信號、所述第二時(shí)鐘信號端的信號交替地處于第一電平。5.如權(quán)利要求4所述的移位寄存器單元，其中， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第一時(shí)鐘信號端的信號處于第一電平期間，所述下拉控制模塊將第二下拉節(jié)點(diǎn)的電位控制為第一電平。6.如權(quán)利要求4所述的移位寄存器單元，其中， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第二時(shí)鐘信號端的信號處于第一電平期間，所述下拉控制模塊將第一下拉節(jié)點(diǎn)的電位控制為第一電平。7.如權(quán)利要求4至6的任一項(xiàng)所述的移位寄存器單元，其中， 所述下拉控制模塊包括: 第一晶體管，其第一極與第二時(shí)鐘信號端連接，其第二極與第一下拉節(jié)點(diǎn)連接； 第二晶體管，其第一極和控制極與第二時(shí)鐘信號端連接，其第二極與第一晶體管的控制極連接； 第三晶體管，其第一極與第一下拉節(jié)點(diǎn)連接，其控制極與上拉節(jié)點(diǎn)連接； 第四晶體管，其第一極與第二晶體管的第二極連接，其控制極與上拉節(jié)點(diǎn)連接。8.如權(quán)利要求7所述的移位寄存器單元，其中， 所述下拉控制模塊還包括: 第五晶體管，其第一極與第一時(shí)鐘信號端連接，其控制極與第二晶體管的第二極連接；和 二極管，其正極與第五晶體管的第二極連接，其負(fù)極與第二下拉節(jié)點(diǎn)連接。9.如權(quán)利要求1所述的移位寄存器單元，其中， 所述下拉模塊包括: 第六晶體管，其柵極與第二下拉節(jié)點(diǎn)連接，其漏極與上拉節(jié)點(diǎn)連接； 第七晶體管，其柵極與第二下拉節(jié)點(diǎn)連接，其漏極與輸出端連接； 第八晶體管，其柵極與第一下拉節(jié)點(diǎn)連接，其漏極與上拉節(jié)點(diǎn)連接;和 第九晶體管，其柵極與第一下拉節(jié)點(diǎn)連接，其漏極與輸出端連接。10.—種柵極驅(qū)動(dòng)裝置，包括: N個(gè)權(quán)利要求1至7的任一項(xiàng)所述的移位寄存器單元， 其中，N為大于I的自然數(shù)， 第η個(gè)移位寄存器單元的輸入端與第η-1個(gè)移位寄存器單元的輸出端連接，其中，1<η<=N, 第I個(gè)移動(dòng)寄存器模塊的輸入端接收初始信號。11.一種顯示裝置，包括: 顯示面板； 如權(quán)利要求8所述的柵極驅(qū)動(dòng)裝置，配置來對顯示面板輸出驅(qū)動(dòng)輸出信號。12.一種控制方法，應(yīng)用于移位寄存器單元，所述控制方法包括: 基于從輸入端接收的信號控制上拉節(jié)點(diǎn)的電位； 基于所述第一時(shí)鐘信號端的信號和所述上拉節(jié)點(diǎn)的電位從輸出端輸出輸出信號；基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位； 基于第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位，對輸出端和上拉節(jié)點(diǎn)的電位進(jìn)行下拉， 在基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位的步驟中， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，將所述第一下拉節(jié)點(diǎn)或所述第二下拉節(jié)點(diǎn)的電位控制為第一電平。13.如權(quán)利要求12所述的控制方法，所述控制方法還包括: 基于復(fù)位信號接收端的信號控制第二下拉節(jié)點(diǎn)的電位。14.如權(quán)利要求12所述的控制方法，所述控制方法還包括: 基于使能信號輸入端的信號對第二下拉節(jié)點(diǎn)的電位進(jìn)行下拉。15.如權(quán)利要求12所述的控制方法，其中， 所述第一時(shí)鐘信號端的信號、所述第二時(shí)鐘信號端的信號交替地處于第一電平。16.如權(quán)利要求15所述的控制方法，其中， 在基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位的步驟中， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第一時(shí)鐘信號端的信號處于第一電平期間，將第二下拉節(jié)點(diǎn)的電位控制為第一電平。17.如權(quán)利要求15所述的控制方法，其中， 在基于第一時(shí)鐘信號端的信號、第二時(shí)鐘信號端的信號和上拉節(jié)點(diǎn)的電位控制第一下拉節(jié)點(diǎn)的電位和第二下拉節(jié)點(diǎn)的電位的步驟中， 在所述上拉節(jié)點(diǎn)的電位處于第二電平的情況下，在第二時(shí)鐘信號端的信號處于第一電平期間，將第一下拉節(jié)點(diǎn)的電位控制為第一電平。
【文檔編號】G09G3/36GK105895047SQ201610474708
【公開日】2016年8月24日
【申請日】2016年6月24日
【發(fā)明人】高英強(qiáng), 崔曉鵬, 王東亮, 李興亮, 王瑞瑞
【申請人】京東方科技集團(tuán)股份有限公司, 北京京東方顯示技術(shù)有限公司