移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路的制作方法
【專利摘要】本發(fā)明提供一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路，屬于柵極驅(qū)動技術(shù)領(lǐng)域，其可至少部分解決現(xiàn)有的移位寄存器中受下拉節(jié)點控制的晶體管導(dǎo)通時間長，應(yīng)力大，使用壽命短的問題。本發(fā)明的移位寄存器包括：保持模塊，用于根據(jù)第一下拉節(jié)點和第二下拉節(jié)點的電平將第一電壓端的信號傳輸至第一位置，在保持階段中，所述第一下拉節(jié)點和第二下拉節(jié)點輪流保持用于使晶體管導(dǎo)通的第一電平。
【專利說明】
移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于柵極驅(qū)動技術(shù)領(lǐng)域，具體涉及一種移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路。
【背景技術(shù)】
[0002]在顯示裝置(如液晶顯示裝置、有機發(fā)光二極管顯示裝置)的陣列基板中，可使用柵極驅(qū)動電路為各柵線提供信號。柵極驅(qū)動電路由多個級聯(lián)的移位寄存器構(gòu)成，每個移位寄存器連接一條柵線，且還與其他級(如上一級和下一級)的移位寄存器相連。
[0003]圖1、圖2示出了一種現(xiàn)有移位寄存器的電路和驅(qū)動時序，該移位寄存器具有輸出端OUTPUT、輸入端INPUT (連接上一級移位寄存器的輸出端OUTPUT)、重置端RESET(連接下一級移位寄存器的輸出端OUTPUT)、第一時鐘端CLK、第一電壓端VSS、第二電壓端VDD等。顯然，在一幀畫面的大部分時間中，移位寄存器都應(yīng)向柵線輸出低電平(即使柵極與柵線相連的晶體管關(guān)斷的電平)，即應(yīng)處于保持階段。在保持階段中，下拉節(jié)點PD需保持高電平以控制第十三晶體管M13、第十四晶體管M14導(dǎo)通，從而將第一電壓端VSS的低電平持續(xù)傳輸至輸出端PUTPUT和上拉節(jié)點PU，以穩(wěn)定移位寄存器的低電平輸出。
[0004]可見，在現(xiàn)有的移位寄存器中，受下拉節(jié)點ro控制的晶體管(第十三晶體管M13、第十四晶體管M14)絕大多數(shù)時間都要處于導(dǎo)通狀態(tài)，故其應(yīng)力大，使用壽命短。

【發(fā)明內(nèi)容】

[0005]本發(fā)明至少部分解決現(xiàn)有的移位寄存器中受下拉節(jié)點控制的晶體管導(dǎo)通時間長，應(yīng)力大，使用壽命短的問題，提供一種可延長晶體管使用壽命的移位寄存器及其驅(qū)動方法、柵極驅(qū)動電路。
[0006]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種移位寄存器，其包括:
[0007]保持模塊，用于根據(jù)第一下拉節(jié)點和第二下拉節(jié)點的電平將第一電壓端的信號傳輸至第一位置，在保持階段中，所述第一下拉節(jié)點和第二下拉節(jié)點輪流保持用于使晶體管導(dǎo)通的第一電平。
[0008]優(yōu)選的是，所述移位寄存器還包括:下拉模塊，用于根據(jù)第一時鐘端、第二時鐘端、上拉節(jié)點的信號，將第一時鐘端或第一電壓端的信號傳輸至第一下拉節(jié)點，以及將第二時鐘端或第一電壓端的信號傳輸至第二下拉節(jié)點。
[0009]進一步優(yōu)選的是，所述下拉模塊包括:
[0010]第五晶體管，其柵極和第一極連接第一時鐘端，第二極連接第一下拉節(jié)點；
[0011 ]第六晶體管，其柵極和第一極連接第二時鐘端，第二極連接第二下拉節(jié)點；
[0012]第七晶體管，其柵極連接上拉節(jié)點，第一極連接第一下拉節(jié)點，第二極連接第一電壓端；
[0013]第八晶體管，其柵極連接上拉節(jié)點，第一極連接第二下拉節(jié)點，第二極連接第一電壓端。
[0014]進一步優(yōu)選的是，所述保持模塊包括第一晶體管和第二晶體管;所述第一晶體管的柵極連接第一下拉節(jié)點，第一極連接第一位置，第二極連接第一電壓端;所述第二晶體管的柵極連接第二下拉節(jié)點，第一極連接第一位置，第二極連接第一電壓端。
[0015]進一步優(yōu)選的是，所述第一位置為輸出端。
[0016]進一步優(yōu)選的是，所述保持模塊還用于根據(jù)第一下拉節(jié)點和第二下拉節(jié)點的電平將第一電壓端的信號傳輸至上拉節(jié)點；所述移位寄存器還包括電容，所述電容的第一極連接上拉節(jié)點，第二極連接輸出端。
[0017]進一步優(yōu)選的是，所述保持模塊還包括第三晶體管和第四晶體管;所述第三晶體管的柵極連接第一下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接第一電壓端;所述第四晶體管的柵極連接第二下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接第一電壓端。
[0018]進一步優(yōu)選的是，所述移位寄存器還包括:
[0019]第九晶體管，其柵極連接輸入端，第一極連接第二電壓端，第二極連接上拉節(jié)點；
[0020]第十晶體管，其柵極連接重置端，第一極連接上拉節(jié)點，第二極連接第一電壓端；
[0021]第十一晶體管，其柵極連接重置端，第一極連接輸出端，第二極連接第一電壓端；
[0022]第十二晶體管，其柵極連接上拉節(jié)點，第一極連接第二時鐘端，第二極連接輸出端。
[0023]進一步優(yōu)選的是，所有晶體管均為N型晶體管，所述第一電平為高電平;或者，所有晶體管均為P型晶體管，所述第一電平為低電平。
[0024]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種上述移位寄存器的驅(qū)動方法，其包括:
[0025]在保持階段中，使所述第一下拉節(jié)點和第二下拉節(jié)點輪流保持用于使晶體管導(dǎo)通的第一電平。
[0026]優(yōu)選的是，對于以上所有晶體管均為N型晶體管的移位寄存器，在所述移位寄存器的驅(qū)動過程中，持續(xù)向所述第一電壓端輸入低電平，向第二電壓端輸入高電平;所述移位寄存器的驅(qū)動法包括:
[0027]充電階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入高電平，向重置端輸入低電平；
[0028]輸出階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入低電平，向重置端輸入低電平；
[0029]重置階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入低電平，向重置端輸入高電平；
[0030]保持階段:向輸入端輸入低電平，向重置端輸入低電平，輪流向第一時鐘端和第二時鐘端輸入高電平，且當(dāng)向第一時鐘端和第二時鐘端中的一個輸入高電平時，向另一個輸入低電平。
[0031]優(yōu)選的是，對于以上所有晶體管均為P型晶體管的移位寄存器，在所述移位寄存器的驅(qū)動過程中，持續(xù)向所述第一電壓端輸入高電平，向第二電壓端輸入低電平;所述移位寄存器的驅(qū)動法包括:
[0032]充電階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入低電平，向重置端輸入高電平；
[0033]輸出階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入高電平，向重置端輸入高電平；
[0034]重置階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入高電平，向重置端輸入低電平；
[0035]保持階段:向輸入端輸入高電平，向重置端輸入高電平，輪流向第一時鐘端和第二時鐘端輸入低電平，且當(dāng)向第一時鐘端和第二時鐘端中的一個輸入低電平時，向另一個輸入高電平。
[0036]解決本發(fā)明技術(shù)問題所采用的技術(shù)方案是一種柵極驅(qū)動電路，其包括:
[0037]多個級聯(lián)的上述的移位寄存器。
[0038]本發(fā)明的移位寄存器中有兩個下拉節(jié)點，兩個下拉節(jié)點在保持階段輪流保持第一電平(用于使晶體管導(dǎo)通的電平)，故分別受兩個下拉節(jié)點控制的晶體管也是輪流導(dǎo)通的，每個晶體管的導(dǎo)通時間僅為保持階段總時間的一半，由此它們的導(dǎo)通時間縮短，應(yīng)力降低，使用壽命延長。
【附圖說明】
[0039]圖1為現(xiàn)有的一種移位寄存器的電路結(jié)構(gòu)示意圖；
[0040]圖2為圖1的移位寄存器的驅(qū)動時序圖；
[0041]圖3為本發(fā)明的實施例的一種移位寄存器的電路結(jié)構(gòu)示意圖；
[0042]圖4為圖3的一種移位寄存器的驅(qū)動時序圖；
[0043]圖5為本發(fā)明的實施例的一種移位寄存器的級聯(lián)方式示意框圖；
[0044]其中，附圖標(biāo)記為:1、保持模塊;Ml、第一晶體管;M2、第二晶體管;M3、第三晶體管；M4、第四晶體管;M5、第五晶體管;M6、第六晶體管;M7、第七晶體管;M8、第八晶體管;M9、第九晶體管;MlO、第十晶體管;Ml 1、第^^一晶體管;M12、第十二晶體管;M13、第十三晶體管;M14、第十四晶體管；C、電容;PD、下拉節(jié)點；PD 1、第一下拉節(jié)點；PD2、第二下拉節(jié)點；PU、上拉節(jié)點；INPUT、輸入端；OUTPUT、輸出端；RESET、重置端；CLK、第一時鐘端；CLKB、第二時鐘端；VSS、第一電壓端;VDD、第二電壓端。
【具體實施方式】
[0045]為使本領(lǐng)域技術(shù)人員更好地理解本發(fā)明的技術(shù)方案，下面結(jié)合附圖和【具體實施方式】對本發(fā)明作進一步詳細描述。
[0046]實施例1:
[0047]如圖3至圖5所示，本實施例提供一種移位寄存器，其包括:
[0048]保持模塊I，用于根據(jù)第一下拉節(jié)點PDl和第二下拉節(jié)點PD2的電平將第一電壓端VSS的信號傳輸至第一位置，在保持階段中，第一下拉節(jié)點roi和第二下拉節(jié)點TO2輪流保持用于使晶體管導(dǎo)通的第一電平。
[0049]本實施例的移位寄存器中有兩個下拉節(jié)點，兩個下拉節(jié)點在保持階段輪流保持第一電平(用于使晶體管導(dǎo)通的電平)，故分別受兩個下拉節(jié)點控制的晶體管也是輪流導(dǎo)通的，每個晶體管的導(dǎo)通時間僅為保持階段總時間的一半，由此它們的導(dǎo)通時間縮短，應(yīng)力降低，使用壽命延長。
[0050]優(yōu)選的，如圖3所示，本實施例的移位寄存器還包括:
[0051 ]下拉模塊，用于根據(jù)第一時鐘端CLK、第二時鐘端CLKB、上拉節(jié)點PU的信號，將第一時鐘端CLK或第一電壓端VSS的信號傳輸至第一下拉節(jié)點roi，以及將第二時鐘端CLKB或第一電壓端VSS的信號傳輸至第二下拉節(jié)點TO2。
[0052]由于兩個時鐘端的時鐘信號一般是相反的，故正好可用它們對兩個下拉節(jié)點的電平進行控制，從而實現(xiàn)兩個下拉節(jié)點輪流為第一電平的目的。
[0053]更優(yōu)選的，下拉模塊包括:
[0054]第五晶體管M5，其柵極和第一極連接第一時鐘端CLK，第二極連接第一下拉節(jié)點PDl ；
[0055]第六晶體管M6，其柵極和第一極連接第二時鐘端CLKB，第二極連接第二下拉節(jié)點PD2；
[0056]第七晶體管M7，其柵極連接上拉節(jié)點PU，第一極連接第一下拉節(jié)點PDl，第二極連接第一電壓端VSS;
[0057]第八晶體管M8，其柵極連接上拉節(jié)點PU，第一極連接第二下拉節(jié)點PD2，第二極連接第一電壓端VSS。
[0058]更優(yōu)選的，保持模塊I包括第一晶體管Ml和第二晶體管M2;
[0059]第一晶體管Ml的柵極連接第一下拉節(jié)點PDl，第一極連接第一位置，第二極連接第一電壓端VSS;
[0060]第二晶體管M2的柵極連接第二下拉節(jié)點PD2，第一極連接第一位置，第二極連接第一電壓端VSS。
[0061 ]更優(yōu)選的，第一位置為輸出端OUTPUT。
[0062]也就是說，保持模塊I可包括兩個并聯(lián)在第一位置(如輸出端OUTPUT)和第一電壓端VSS間的晶體管，且兩個晶體管的柵極分別與兩個下拉節(jié)點相連，從而兩個晶體管可輪流導(dǎo)通以輪流控制第一位置的電平。
[0063]更優(yōu)選的，保持模塊I還用于根據(jù)第一下拉節(jié)點PDl和第二下拉節(jié)點TO2的電平將第一電壓端VSS的信號傳輸至上拉節(jié)點PU;
[0064]移位寄存器還包括電容C，電容C的第一極連接上拉節(jié)點PU，第二極連接輸出端OUTPUT。
[0065]更優(yōu)選的，保持模塊I還包括第三晶體管M3和第四晶體管M4;
[0066]第三晶體管M3的柵極連接第一下拉節(jié)點HH，第一極連接上拉節(jié)點PU，第二極連接第一電壓端VSS;
[0067]第四晶體管M4的柵極連接第二下拉節(jié)點TO2，第一極連接上拉節(jié)點PU，第二極連接第一電壓端VSS。
[0068]通常而言，輸出端OUTPUT連接至電容C的一極，而電容C的另一極則連接上拉節(jié)點PU。為了使保持階段能實現(xiàn)更穩(wěn)定的輸出，故優(yōu)選也用保持模塊I控制上拉節(jié)點HJ的電平，其具體控制方式可與以上控制第一位置(輸出端OUTPUT)的方式類似。
[0069]更優(yōu)選的，移位寄存器還包括:
[0070]第九晶體管M9，其柵極連接輸入端INPUT，第一極連接第二電壓端VDD，第二極連接上拉節(jié)點PU;[0071 ]第十晶體管MlO，其柵極連接重置端RESET，第一極連接上拉節(jié)點HJ，第二極連接第一電壓端VSS;
[0072]第^^一晶體管Mll，其柵極連接重置端RESET，第一極連接輸出端OUTPUT，第二極連接第一電壓端VSS;
[0073]第十二晶體管M12，其柵極連接上拉節(jié)點PU，第一極連接第二時鐘端CLKB，第二極連接輸出端OUTPUT。
[0074]進一步優(yōu)選的，以上所有晶體管均為N型晶體管，且第一電平為高電平;或者，以上所有晶體管均為P型晶體管，且第一電平為低電平。
[0075]也就是說，在以上的移位寄存器中，可以是所有的晶體管均為同一種類型，當(dāng)它們均為N型晶體管時，則相應(yīng)的第一電平為高電平(因為N型晶體管在高電平時導(dǎo)通)；而當(dāng)它們均為P型晶體管時，則相應(yīng)的第一電平應(yīng)為低電平。
[0076]本實施例還提供一種上述移位寄存器的驅(qū)動方法，其包括:
[0077]在保持階段中，使第一下拉節(jié)點roi和第二下拉節(jié)點TO2輪流保持用于使晶體管導(dǎo)通的第一電平。
[0078]也就是說，在驅(qū)動上述的移位寄存器時，在保持階段中，應(yīng)控制第一下拉節(jié)點PDl和第二下拉節(jié)點TO2輪流保持第一電平，從而使柵極與它們相連的晶體管輪流導(dǎo)通，以降低這些晶體管的應(yīng)力，延長其使用壽命。
[0079]下面，作為本實施例的一種方式，以所有晶體管均為N型晶體管的如圖3所示的移位寄存器為例，對移位寄存器的驅(qū)動方法進行詳細介紹。如圖4所示，在該移位寄存器的驅(qū)動過程中，應(yīng)持續(xù)向第一電壓端VSS輸入低電平，向第二電壓端VDD輸入高電平;該移位寄存器的驅(qū)動法具體包括:
[0080]SlOl、充電階段:向第一時鐘端CLK輸入高電平，向第二時鐘端CLKB輸入低電平，向輸入端INPUT輸入高電平，向重置端RESET輸入低電平。
[0081 ]本階段中，輸入端INPUT為高電平，故第二電壓端VDD的高電平經(jīng)第九晶體管M9傳輸至上拉節(jié)點PU，上拉節(jié)點PU為高電平，進而第七晶體管M7和第八晶體管M8導(dǎo)通，故不論第一時鐘端CLK和第二時鐘端CLKB的信號如何，第五晶體管M5和第六晶體管M6均關(guān)斷，第一下拉節(jié)點HH和第二下拉節(jié)點TO2保持第一電壓端VSS的低電平，并使第一晶體管M1、第二晶體管M2、第三晶體管M3、第四晶體管M4均關(guān)斷。
[0082]同時，上拉節(jié)點PU的高電平還使第十二晶體管M12導(dǎo)通，將第二時鐘端CLKB的低電平弓I入輸出端OUTPUT，從而移位寄存器輸出低電平，且電容C被充電。
[0083]S102、輸出階段:向第一時鐘端CLK輸入低電平，向第二時鐘端CLKB輸入高電平，向輸入端INPUT輸入低電平，向重置端RESET輸入低電平。
[0084]被階段中，第二時鐘端CLKB變?yōu)楦唠娖剑瑥亩?jīng)過低第十二晶體管M12使輸出端OUTPUT變?yōu)楦唠娖?，移位寄存器輸出高電?導(dǎo)通信號)。同時，由于電容C的自舉作用，故上拉節(jié)點PU的電平被進一步拉高(此時第九晶體管M9關(guān)斷)但仍屬于高電平，故第一下拉節(jié)點PD I和第二下拉節(jié)點PD2保持低電平，第一晶體管Ml、第二晶體管M2、第三晶體管M3、第四晶體管M4保持關(guān)斷。
[0085]S103、重置階段:向第一時鐘端CLK輸入高電平，向第二時鐘端CLKB輸入低電平，向輸入端INPUT輸入低電平，向重置端RESET輸入高電平。
[0086]本階段中，重置端RESET為高電平，故第十晶體管MlO和第^^一晶體管Mll同時導(dǎo)通，將第一電壓端VSS的低電平引入上拉節(jié)點PU和輸出端OUTPUT，電容C不再充電，移位寄存器輸出低電平。
[0087]同時，由于上拉節(jié)點PU變?yōu)榈碗娖?，故第七晶體管M7和第八晶體管M8關(guān)斷，此時第一時鐘端CLK為高電平，故第五晶體管M5導(dǎo)通，將第一下拉節(jié)點PDl變?yōu)楦唠娖剑谝粫r鐘端CLK的低電平也可經(jīng)第一晶體管Ml和第三晶體管M3傳入上拉節(jié)點PU和輸出端OUTPUT。
[0088]S104、保持階段:向輸入端INPUT輸入低電平，向重置端RESET輸入低電平，輪流向第一時鐘端CLK和第二時鐘端CLKB輸入高電平，且當(dāng)向第一時鐘端CLK和第二時鐘端CLKB中的一個輸入高電平時，向另一個輸入低電平。
[0089]在本階段中，輸入端INPUT、重置端RESET均保持低電平，而第一時鐘端CLK和第二時鐘端CLKB則輪流為高電平。
[0090]如前，當(dāng)?shù)谝粫r鐘端CLK為高電平時，第五晶體管M5導(dǎo)通并將第一下拉節(jié)點PDl變?yōu)楦唠娖剑谝痪w管Ml和第三晶體管M3導(dǎo)通，第一電壓端VSS的低電平經(jīng)它們分別為上拉節(jié)點I3U和輸出端OUTPUT提供低電平。
[0091]而當(dāng)?shù)诙r鐘端CLKB為高電平時，則第六晶體管M6導(dǎo)通并將第二下拉節(jié)點PD2變?yōu)楦唠娖?，第二晶體管M2和第四晶體管M4導(dǎo)通，第一電壓端VSS的低電平經(jīng)它們分別為上拉節(jié)點I3U和輸出端OUTPUT提供低電平。
[0092]總之，在本階段中，在兩個時鐘信號的控制下，第一下拉節(jié)點PDl和第二下拉節(jié)點PD2輪流處于高電平狀態(tài)，從而使與它們對應(yīng)的各晶體管也輪流導(dǎo)通，以為上拉節(jié)點PU和輸出端OUTPUT提供低電平，使移位寄存器穩(wěn)定的輸出低電平。
[0093]可見，根據(jù)本實施例的移位寄存器驅(qū)動方法，在保持階段，負責(zé)為上拉節(jié)點PU和輸出端OUTPUT供電的晶體管是輪流導(dǎo)通的，其中每個晶體管的導(dǎo)通時間只有保持階段時長的一半，從而晶體管的應(yīng)力較低，使用壽命較長。
[0094]當(dāng)然，根據(jù)本方式，由于其中移位寄存器的輸出是高電平為導(dǎo)通信號，因此在陣列基板的顯示區(qū)中的各晶體管，若是柵極與柵線相連(即受柵線控制的開關(guān)晶體管)，則也應(yīng)為N型晶體管。
[0095]優(yōu)選的，作為本實施例的另一種方式，對于所有晶體管均為P型晶體管的上述移位寄存器(即將圖3中移位寄存器的所有晶體管均變?yōu)镻型晶體管)，在其驅(qū)動過程中，持續(xù)向第一電壓端VSS輸入高電平，向第二電壓端VDD輸入低電平;且該移位寄存器的驅(qū)動法包括:
[0096]S201、充電階段:向第一時鐘端CLK輸入低電平，向第二時鐘端CLKB輸入高電平，向輸入端INPUT輸入低電平，向重置端RESET輸入高電平；
[0097]S202、輸出階段:向第一時鐘端CLK輸入高電平，向第二時鐘端CLKB輸入低電平，向輸入端INPUT輸入高電平，向重置端RESET輸入高電平；
[0098]S203、重置階段:向第一時鐘端CLK輸入低電平，向第二時鐘端CLKB輸入高電平，向輸入端INPUT輸入高電平，向重置端RESET輸入低電平；
[0099]S204、保持階段:向輸入端INPUT輸入高電平，向重置端RESET輸入高電平，輪流向第一時鐘端CLK和第二時鐘端CLKB輸入低電平，且當(dāng)向第一時鐘端CLK和第二時鐘端CLKB中的一個輸入低電平時，向另一個輸入高電平。
[0100]顯然，在所有晶體管類型均相反的情況下，只要使所有控制電平的高低也相反，則所有晶體管的狀態(tài)必然相同。因此，本移位寄存器的工作過程與以上描述的所有晶體管均為N型晶體管的移位寄存器的工作過程完全相同的，在此不再詳細描述。
[0101]當(dāng)然，根據(jù)本方式，由于其中移位寄存器的輸出是低電平為導(dǎo)通信號，因此在陣列基板的顯示區(qū)中的各晶體管，若是柵極與柵線相連(即受柵線控制的開關(guān)晶體管)，則也應(yīng)為P型晶體管。
[0102]本實施例還提供一種柵極驅(qū)動電路，其包括:
[0103]多個級聯(lián)的上述的移位寄存器。
[0104]具體的，如圖5所示，對于以上圖3所示的移位寄存器，其輸出端OUTPUT應(yīng)連接一條柵線，且同時連接下一級移位寄存器的輸入端INPUT和上一級移位寄存器的重置端RESET;當(dāng)然，對于第一級移位寄存器的輸入端INPUT和最后一級移位寄存器的重置端RESET，則應(yīng)當(dāng)連接單獨的信號源。
[0105]同時，各移位寄存器的第一時鐘端CLK和第二時鐘端CLKB均連接兩條時鐘信號線，兩時鐘信號線中的時鐘信號相差半個周期，且對于任意相鄰兩級移位寄存器，它們的第一時鐘端CLK和第二時鐘端CLKB與兩條時鐘信號線的連接方式應(yīng)當(dāng)相反，以保證二者能按相同的方式進行工作。
[0106]而對于各移位寄存器的第一電壓端VSS和第二電壓端VDD，則可用兩條電壓信號線分別供電。
[0107]當(dāng)然，當(dāng)移位寄存器的具體結(jié)構(gòu)不同時，它們的級聯(lián)方式也可不同，在此不再詳細描述。
[0108]可以理解的是，以上實施方式僅僅是為了說明本發(fā)明的原理而采用的示例性實施方式，然而本發(fā)明并不局限于此。對于本領(lǐng)域內(nèi)的普通技術(shù)人員而言，在不脫離本發(fā)明的精神和實質(zhì)的情況下，可以做出各種變型和改進，這些變型和改進也視為本發(fā)明的保護范圍。
【主權(quán)項】
1.一種移位寄存器，其特征在于，包括: 保持模塊，用于根據(jù)第一下拉節(jié)點和第二下拉節(jié)點的電平將第一電壓端的信號傳輸至第一位置，在保持階段中，所述第一下拉節(jié)點和第二下拉節(jié)點輪流保持用于使晶體管導(dǎo)通的第一電平。2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，還包括: 下拉模塊，用于根據(jù)第一時鐘端、第二時鐘端、上拉節(jié)點的信號，將第一時鐘端或第一電壓端的信號傳輸至第一下拉節(jié)點，以及將第二時鐘端或第一電壓端的信號傳輸至第二下拉節(jié)點。3.根據(jù)權(quán)利要求2所述的移位寄存器，其特征在于，所述下拉模塊包括: 第五晶體管，其柵極和第一極連接第一時鐘端，第二極連接第一下拉節(jié)點； 第六晶體管，其柵極和第一極連接第二時鐘端，第二極連接第二下拉節(jié)點； 第七晶體管，其柵極連接上拉節(jié)點，第一極連接第一下拉節(jié)點，第二極連接第一電壓端； 第八晶體管，其柵極連接上拉節(jié)點，第一極連接第二下拉節(jié)點，第二極連接第一電壓端。4.根據(jù)權(quán)利要求3所述的移位寄存器，其特征在于，所述保持模塊包括第一晶體管和第二晶體管； 所述第一晶體管的柵極連接第一下拉節(jié)點，第一極連接第一位置，第二極連接第一電壓端； 所述第二晶體管的柵極連接第二下拉節(jié)點，第一極連接第一位置，第二極連接第一電壓端。5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于， 所述第一位置為輸出端。6.根據(jù)權(quán)利要求5所述的移位寄存器，其特征在于， 所述保持模塊還用于根據(jù)第一下拉節(jié)點和第二下拉節(jié)點的電平將第一電壓端的信號傳輸至上拉節(jié)點； 所述移位寄存器還包括電容，所述電容的第一極連接上拉節(jié)點，第二極連接輸出端。7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述保持模塊還包括第三晶體管和第四晶體管； 所述第三晶體管的柵極連接第一下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接第一電壓端； 所述第四晶體管的柵極連接第二下拉節(jié)點，第一極連接上拉節(jié)點，第二極連接第一電壓端。8.根據(jù)權(quán)利要求7所述的移位寄存器，其特征在于，還包括: 第九晶體管，其柵極連接輸入端，第一極連接第二電壓端，第二極連接上拉節(jié)點； 第十晶體管，其柵極連接重置端，第一極連接上拉節(jié)點，第二極連接第一電壓端； 第十一晶體管，其柵極連接重置端，第一極連接輸出端，第二極連接第一電壓端； 第十二晶體管，其柵極連接上拉節(jié)點，第一極連接第二時鐘端，第二極連接輸出端。9.根據(jù)權(quán)利要求8所述的移位寄存器，其特征在于， 所有晶體管均為N型晶體管，所述第一電平為高電平； 或者， 所有晶體管均為P型晶體管，所述第一電平為低電平。10.—種移位寄存器的驅(qū)動方法，其特征在于，所述移位寄存器為權(quán)利要求1至9中任意一項所述的移位寄存器，所述移位寄存器的驅(qū)動方法包括: 在保持階段中，使所述第一下拉節(jié)點和第二下拉節(jié)點輪流保持用于使晶體管導(dǎo)通的第一電平。11.根據(jù)權(quán)利要求10所述的移位寄存器的驅(qū)動方法，其特征在于，所述移位寄存器為權(quán)利要求9所述的移位寄存器，其中所有晶體管均為N型晶體管;在所述移位寄存器的驅(qū)動過程中，持續(xù)向所述第一電壓端輸入低電平，向第二電壓端輸入高電平;所述移位寄存器的驅(qū)動法包括: 充電階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入高電平，向重置端輸入低電平； 輸出階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入低電平，向重置端輸入低電平； 重置階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入低電平，向重置端輸入高電平； 保持階段:向輸入端輸入低電平，向重置端輸入低電平，輪流向第一時鐘端和第二時鐘端輸入高電平，且當(dāng)向第一時鐘端和第二時鐘端中的一個輸入高電平時，向另一個輸入低電平。12.根據(jù)權(quán)利要求10所述的移位寄存器的驅(qū)動方法，其特征在于，所述移位寄存器為權(quán)利要求9所述的移位寄存器，其中所有晶體管均為P型晶體管;在所述移位寄存器的驅(qū)動過程中，持續(xù)向所述第一電壓端輸入高電平，向第二電壓端輸入低電平;所述移位寄存器的驅(qū)動法包括: 充電階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入低電平，向重置端輸入高電平； 輸出階段:向第一時鐘端輸入高電平，向第二時鐘端輸入低電平，向輸入端輸入高電平，向重置端輸入高電平； 重置階段:向第一時鐘端輸入低電平，向第二時鐘端輸入高電平，向輸入端輸入高電平，向重置端輸入低電平； 保持階段:向輸入端輸入高電平，向重置端輸入高電平，輪流向第一時鐘端和第二時鐘端輸入低電平，且當(dāng)向第一時鐘端和第二時鐘端中的一個輸入低電平時，向另一個輸入高電平。13.一種柵極驅(qū)動電路，其特征在于，包括: 多個級聯(lián)的移位寄存器，所述移位寄存器為權(quán)利要求1至9中任意一項所述的移位寄存器。
【文檔編號】G09G3/20GK105913793SQ201610513653
【公開日】2016年8月31日
【申請日】2016年6月30日
【發(fā)明人】馮思林, 李紅敏
【申請人】京東方科技集團股份有限公司, 合肥京東方光電科技有限公司