移位寄存器及其操作方法
【專利摘要】一種移位寄存器及其操作方法。該移位寄存器包括：輸入模塊(31)，連接該移位寄存器的輸入端、上拉節(jié)點；復(fù)位模塊(32)，連接復(fù)位信號端、上拉節(jié)點、第一電源電壓端和該移位寄存器的輸出端；下拉控制模塊(33)，連接第一時鐘信號端、上拉節(jié)點、下拉節(jié)點、和第一電源電壓端；下拉模塊(34)，連接下拉節(jié)點、該移位寄存器的輸出端、上拉節(jié)點和第一電源電壓端；輸出模塊(35)，連接上拉節(jié)點、第二時鐘信號端和該移位寄存器的輸出端；以及降噪模塊(36)，連接下拉節(jié)點?？梢杂行Ы档洼敵龆嗽肼?。
【專利說明】
移位寄存器及其操作方法
技術(shù)領(lǐng)域
[0001 ]本公開涉及一種移位寄存器及其操作方法。
【背景技術(shù)】
[0002]薄膜晶體管液晶顯示器(TFT-1XD)廣泛應(yīng)用于生產(chǎn)生活的各個領(lǐng)域，其采用M*N點排列的逐行掃描矩陣顯示。在進行顯示時，TFT-LCD通過驅(qū)動電路來驅(qū)動顯示面板中的各個像素進行顯示。TFT-LCD的驅(qū)動電路主要包含柵極驅(qū)動電路和數(shù)據(jù)驅(qū)動電路。其中，數(shù)據(jù)驅(qū)動電路用于依據(jù)時鐘信號定時將輸入的數(shù)據(jù)順序鎖存并將鎖存的數(shù)據(jù)轉(zhuǎn)換成模擬信號后輸入到顯示面板的數(shù)據(jù)線。柵極驅(qū)動電路通常用移位寄存器來實現(xiàn)，所述移位寄存器將時鐘信號轉(zhuǎn)換成開啟/斷開電壓，分別輸出到顯示面板的各條柵線上。顯示面板上的一條柵線通常與一個移位寄存器(即移位寄存器的一級)對接。通過使得各個移位寄存器依序輪流輸出開啟電壓，實現(xiàn)對顯示面板中像素的逐行掃描。
[0003]另一方面，隨著平板顯示的發(fā)展，高分辨率、窄邊框成為發(fā)展的趨勢。針對這一趨勢，出現(xiàn)了陣列基板柵極驅(qū)動(Gate Driver on Array，GOA)技術(shù)。GOA技術(shù)直接將TFT-LCD的柵極驅(qū)動電路集成制作在陣列基板上，由此來代替在面板外沿粘接的、由硅芯片制作的驅(qū)動芯片。由于該技術(shù)可以將驅(qū)動電路直接做在陣列基板上，面板周圍無需再粘接IC和布線，減少了面板的制作程序，降低了產(chǎn)品成本，同時提高了 TFT-LCD面板的集成度，使面板實現(xiàn)窄邊框和高分辨率。

【發(fā)明內(nèi)容】

[0004]本公開提供了一種移位寄存器及其操作方法?？梢韵莆患拇嫫鬏敵龆说脑肼?，提高工作的穩(wěn)定性。
[0005]根據(jù)本公開的一方面，公開了一種移位寄存器，包含:
[0006]輸入模塊，其第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與上拉節(jié)點連接；
[0007]復(fù)位模塊，其第一端與復(fù)位信號端連接，第二端與上拉節(jié)點連接，第三端與第一電源電壓端連接，第四端與該移位寄存器的輸出端連接；
[0008]下拉控制模塊，其第一端與第一時鐘信號端連接，第二端與上拉節(jié)點連接，第三端與下拉節(jié)點連接，第四端與第一電源電壓端連接；
[0009]下拉模塊，其第一端與下拉節(jié)點連接，第二端與該移位寄存器的輸出端連接，第三端與上拉節(jié)點連接，第四端與第一電源電壓端連接；
[0010]輸出模塊，其第一端與上拉節(jié)點連接，第二端與第二時鐘信號端連接，第三端與該移位寄存器的輸出端連接;以及
[0011]降噪模塊，與下拉節(jié)點連接，用于通過維持下拉節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。
[0012]根據(jù)本公開的又一方面，公開了移位寄存器的操作方法，該移位寄存器包含輸入模塊、復(fù)位模塊、下拉控制模塊、下拉模塊、輸出模塊和降噪模塊，該方法包含:
[0013]由輸入模塊將所接收的輸入信號傳遞到上拉節(jié)點；
[0014]由復(fù)位模塊將上拉節(jié)點處的上拉信號下拉至第一電源電壓端的電源電壓以及將該移位寄存器的輸出端的輸出信號下拉至第一電源電壓端的電源電壓；
[0015]由下拉控制模塊控制下拉模塊是否進行操作；
[0016]由下拉模塊將所述移位寄存器的輸出端和所述上拉節(jié)點下拉至所述第一電源電壓端的電源電壓；
[0017]由輸出模塊將第二時鐘信號端的第二時鐘信號輸出到該移位寄存器的輸出端；
[0018]由降噪模塊通過維持下拉節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。
【附圖說明】
[0019]圖1示出了傳統(tǒng)的移位寄存器的電路圖；
[0020]圖2中所示的是圖1中的移位寄存器在進行掃描時各信號的時序圖；
[0021 ]圖3示出了根據(jù)本公開實施例的移位寄存器的框圖；
[0022]圖4示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖；
[0023]圖5示出了根據(jù)本公開實施例的移位寄存器的另一種示例電路結(jié)構(gòu)圖；
[0024]圖6示出了根據(jù)本公開實施例的移位寄存器的再一種示例電路結(jié)構(gòu)圖；
[0025]圖7示出了圖6中的移位寄存器的示例電路的操作時序圖。
【具體實施方式】
[0026]下面將結(jié)合本公開實施例中的附圖，對本公開實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本公開一部分實施例，而不是全部的實施例。基于本公開中的實施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本公開保護的范圍。
[0027]本公開所有實施例中采用的晶體管均可以為薄膜晶體管或場效應(yīng)管或其他特性相同的器件。在本實施例中，每個晶體管的漏極和源極的連接方式可以互換，因此，本公開實施例中各晶體管的漏極、源極實際是沒有區(qū)別的。這里，僅僅是為了區(qū)分晶體管除柵極之外的兩極，而將其中一極稱為漏極，另一極稱為源極。
[0028]圖1示出了傳統(tǒng)的移位寄存器的電路圖。如圖1所示，該移位寄存器100包含第一至第九晶體管Ml-MlO以及第一電容Cl。其中，第一晶體管Ml作為輸入模塊11，第三、第四晶體管M3-M4作為復(fù)位模塊12，第五至第八晶體管M5-M8作為下拉控制模塊13，第九、第十晶體管M9-M10作為下拉模塊14，第二晶體管M2和第一電容Cl作為輸出模塊15。
[0029]輸入模塊11的第一端與該移位寄存器的輸入端INPUT連接用于從該輸入端INPUT接收輸入信號，第二端與上拉節(jié)點PU連接，并且該輸入模塊11被配置為在輸入端INPUT的輸入信號處于有效輸入電平時，將所接收的輸入信號傳遞到上拉節(jié)點PU。
[0030]復(fù)位模塊12的第一端與復(fù)位信號端RESET連接，第二端與上拉節(jié)點PU連接，第三端與第一電源電壓端VSS連接，第四端與輸出端OUTPUT連接，并且該復(fù)位模塊12被配置來在復(fù)位信號端RESET的復(fù)位信號處于有效控制電平時將上拉節(jié)點PU處的上拉信號下拉至第一電源電壓端VSS的電源電壓以及將輸出端OUTPUT的輸出信號下拉至第一電源電壓端VSS的電源電壓。
[0031]下拉控制模塊13的第一端與第一時鐘信號端CLKB連接，第二端與上拉節(jié)點PU連接，第三端與下拉節(jié)點PD連接，第四端與第一電源電壓端VSS連接，該下拉控制模塊13被配置為控制下拉模塊14是否進行操作。例如，下拉控制模塊13在上拉節(jié)點PU處的上拉信號處于有效上拉電平時在下拉節(jié)點ro處產(chǎn)生處于非有效下拉電平的下拉信號，而在上拉節(jié)點PU處的上拉信號處于非有效上拉電平時并且在第一時鐘信號端CLKB處的第一時鐘信號處于有效控制電平時在下拉節(jié)點ro處產(chǎn)生處于有效下拉電平的下拉信號。下拉模塊14的第一端與下拉節(jié)點PD連接，第二端與輸出端OUTPUT連接，第三端與上拉節(jié)點PU連接，第四端與第一電源電壓端VSS連接，并且該下拉模塊14被配置來在下拉節(jié)點PD處的下拉信號處于有效下拉電平時將所述輸出端OUTPUT和所述上拉節(jié)點PU下拉至所述第一電源電壓端VSS的電源電壓。
[0032]輸出模塊15的第一端與上拉節(jié)點PU連接，第二端與第二時鐘信號端CLK連接，第三端與該移位寄存器的輸出端OUTPUT連接，并且該輸出模塊15被配置來在上拉節(jié)點PU處的上拉信號處于有效上拉電平時將第二時鐘信號端CLK的第二時鐘信號輸出到輸出端OUTPUT。
[0033]其中，所述第一時鐘信號端CLKB的第一時鐘信號與第二時鐘信號端CLK的第二時鐘信號反相。
[0034]其中，第一電源電壓端VSS是低電源電壓端。
[0035]下面以上述晶體管均為N型晶體管為例進行說明。
[0036]圖2中所示的是圖1中的移位寄存器在進行掃描時各信號的時序圖。如圖2所示，對于該傳統(tǒng)的移位寄存器，當(dāng)其處于保持階段(即，圖2中的第四階段P4)時，上拉節(jié)點PU和輸出端OUTPUT處于懸空狀態(tài)，非常容易引起噪音，影響電壓保持。
[0037]例如，在保持階段，第二時鐘信號端CLK的第二時鐘信號由復(fù)位階段(S卩，圖2中的第三階段P3)的低電平變成高電平，由于第二晶體管M2的柵源電容Cgs的存在，上拉節(jié)點PU的電壓被拉高，第二晶體管M2導(dǎo)通，從而第二時鐘信號端CLK的第二時鐘信號對輸出端OUTPUT進行再充電，引起輸出端噪聲。
[0038]針對上述問題本公開提出一種新的移位寄存器，可以有效降低輸出端噪聲。
[0039]圖3示出了根據(jù)本公開實施例的移位寄存器的框圖。如圖3所示，在一個實施例中，該移位寄存器包括輸入模塊31、復(fù)位模塊32、下拉控制模塊33、下拉模塊34、輸出模塊35和降噪模塊36。
[0040]輸入模塊31的第一端與該移位寄存器的輸入端INPUT連接用于從該輸入端INPUT接收輸入信號，第二端與上拉節(jié)點PU連接，并且該輸入模塊31被配置為在輸入端INPUT的輸入信號處于有效輸入電平時，將所接收的輸入信號傳遞到上拉節(jié)點PU。
[0041 ]復(fù)位模塊32的第一端與復(fù)位信號端RESET連接，第二端與上拉節(jié)點PU連接，第三端與第一電源電壓端VSS連接，第四端與輸出端OUTPUT連接，并且該復(fù)位模塊32被配置來在復(fù)位信號端RESET的復(fù)位信號處于有效控制電平時將上拉節(jié)點PU處的上拉信號下拉至第一電源電壓端VSS的電源電壓以及將輸出端OUTPUT的輸出信號下拉至第一電源電壓端VSS的電源電壓。
[0042]下拉控制模塊33的第一端與第一時鐘信號端CLKB連接，第二端與上拉節(jié)點PU連接，第三端與下拉節(jié)點PD連接，第四端與第一電源電壓端VSS連接，該下拉控制模塊33被配置為控制下拉模塊34是否進行操作。例如，下拉控制模塊33在上拉節(jié)點PU處的上拉信號處于有效上拉電平時在下拉節(jié)點ro處產(chǎn)生處于非有效下拉電平的下拉信號，而在上拉節(jié)點PU處的上拉信號處于非有效上拉電平時并且在第一時鐘信號端CLKB處的第一時鐘信號處于有效控制電平時在下拉節(jié)點ro處產(chǎn)生處于有效下拉電平的下拉信號。
[0043]下拉模塊34的第一端與下拉節(jié)點PD連接，第二端與輸出端OUTPUT連接，第三端與上拉節(jié)點PU連接，第四端與第一電源電壓端VSS連接，并且該下拉模塊34被配置來在下拉節(jié)點PD處的下拉信號處于有效下拉電平時將所述輸出端OUTPUT和所述上拉節(jié)點PU下拉至所述第一電源電壓端VSS的電源電壓。
[0044]輸出模塊35的第一端與上拉節(jié)點PU連接，第二端與第二時鐘信號端CLK連接，第三端與該移位寄存器的輸出端OUTPUT連接，并且該輸出模塊35被配置來在上拉節(jié)點PU處的上拉信號處于有效上拉電平時將第二時鐘信號端CLK的第二時鐘信號輸出到輸出端OUTPUT。
[0045]降噪模塊36與下拉節(jié)點PD連接，并且降噪模塊36被配置為通過維持下拉節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。進一步地，降噪模塊36還與第一電源電壓端VSS連接和/或與第二時鐘信號端CLK連接。
[0046]其中，所述第一時鐘信號端CLKB的第一時鐘信號與第二時鐘信號端CLK的第二時鐘信號反相。
[0047]其中，第一電源電壓端VSS是低電源電壓端。
[0048]圖4示出了根據(jù)本公開實施例的移位寄存器的一種示例電路結(jié)構(gòu)圖。下面以圖4中的晶體管均為在柵極輸入高電平時導(dǎo)通的N型晶體管為例進行說明。
[0049]如圖4所不，在一個實施例中，例如，輸入模塊31包括輸入晶體管Ml，輸入晶體管Ml的柵極和第一極與輸入端INPUT連接，輸入晶體管Ml的第二極與上拉節(jié)點PU連接。在輸入端INPUT的輸入信號處于高電平時，輸入晶體管Ml導(dǎo)通，將輸入端INPUT的輸入信號傳遞到上拉節(jié)點PU。
[0050]在一個實施例中，例如，復(fù)位模塊32包括節(jié)點復(fù)位晶體管M3和輸出復(fù)位晶體管M4，節(jié)點復(fù)位晶體管M3的柵極與復(fù)位信號端RESET連接，第一極與上拉節(jié)點PU連接，第二極與第一電源電壓端VSS連接。輸出復(fù)位晶體管M4的柵極與所述復(fù)位信號端RESET連接，第一極與所述輸出端OUTPUT連接，第二極與所述第一電源電壓端VSS連接。在復(fù)位信號端RESET處的復(fù)位信號處于高電平時，節(jié)點復(fù)位晶體管M3導(dǎo)通，將上拉節(jié)點PU處的上拉信號下拉至第一電源電壓端VSS的電源電壓，并且輸出復(fù)位晶體管M4導(dǎo)通，將輸出端OUTPUT的輸出信號下拉至第一電源電壓端VSS的電源電壓。
[0051 ]在一個實施例中，例如，下拉控制模塊33包括第一下拉控制晶體管M5、第二下拉控制晶體管M6、第三下拉控制晶體管M7和第四下拉控制晶體管M8。第一下拉控制晶體管M5的柵極和下拉控制節(jié)點PD_CN連接，第一極與第一時鐘信號端CLKB連接，第二極與下拉節(jié)點H)連接;第二下拉控制晶體管M6的柵極與上拉節(jié)點PU連接，第一極與下拉節(jié)點F1D連接，第二極與第一電源電壓端VSS連接；第三下拉控制晶體管M7的柵極和第一極與第一時鐘信號端CLKB連接，第二極與下拉控制節(jié)點PD_CN連接;第四下拉控制晶體管M8的柵極與上拉節(jié)點PU連接，第一極與下拉控制節(jié)點PD_CN連接，第二極與第一電源電壓端VSS連接。
[0052]在一個實施例中，例如，下拉模塊34包括節(jié)點下拉晶體管M9和輸出下拉晶體管M10，節(jié)點下拉晶體管M9和輸出下拉晶體管MlO的柵極與下拉節(jié)點H)連接，節(jié)點下拉晶體管M9和輸出下拉晶體管Ml O的第二極與第一電源電壓端VSS連接，節(jié)點下拉晶體管M9的第一極與上拉節(jié)點PU連接，輸出下拉晶體管MI ο的第一極與輸出端output連接。在下拉節(jié)點ro處的下拉信號處于高電平時，節(jié)點下拉晶體管M9和輸出下拉晶體管MlO導(dǎo)通，分別將上拉節(jié)點PU和輸出端OUTPUT下拉至第一電源電壓端VSS的電源電壓。
[0053]在一個實施例中，例如，輸出模塊35包括輸出晶體管M2和第一電容Cl，輸出晶體管M2的柵極和第一電容Cl的第一端與上拉節(jié)點PU連接，輸出晶體管M2的第一極與第二時鐘信號端CLK連接，輸出晶體管M2的第二極和第一電容Cl的第二端與輸出端OUTPUT連接。在上拉節(jié)點PU處的上拉信號處于高電平時，輸出晶體管M2導(dǎo)通，將第二時鐘信號端CLK的第二時鐘信號輸出到輸出端OUTPUT。
[0054]在一個實施例中，例如，降噪模塊36包括第二電容C2，第二電容C2的第一端與下拉節(jié)點PD連接，第二端與第一電源電壓端VSS連接。在下拉節(jié)點PD處的下拉信號處于高電平時，第二電容C2維持該高電平，使得節(jié)點下拉晶體管M9和輸出下拉晶體管MlO—直導(dǎo)通，繼續(xù)把上拉節(jié)點PU和輸出端OUTPUT的電壓拉低，從而降低第二時鐘信號端CLK的高電平通過輸出晶體管M2的柵源電容Cgs對上拉節(jié)點PU和輸出端OUTPUT的電壓的影響，降低上拉節(jié)點I3U和輸出端OUTPUT的噪聲。
[0055]圖5示出了根據(jù)本公開實施例的移位寄存器的另一種示例電路結(jié)構(gòu)圖。
[0056]如圖5所示，該示例電路結(jié)構(gòu)圖與圖4的區(qū)別僅在于降噪模塊36。在一個實施例中，例如，如圖5所示，降噪模塊36包括第三電容C3，第三電容C3的第一端與下拉節(jié)點H)連接，第二端與第二時鐘信號端CLK連接。在下拉節(jié)點ro處的下拉信號處于高電平時，第三電容C3維持該高電平，使得節(jié)點下拉晶體管M9和輸出下拉晶體管MlO—直導(dǎo)通，繼續(xù)把上拉節(jié)點PU和輸出端OUTPUT的電壓拉低，從而降低第二時鐘信號端CLK的高電平通過輸出晶體管M2的柵源電容Cgs對上拉節(jié)點HJ和輸出端OUTPUT的電壓的影響，降低上拉節(jié)點PU和輸出端OUTPUT的噪聲。
[0057]圖6示出了根據(jù)本公開實施例的移位寄存器的再一種示例電路結(jié)構(gòu)圖。
[0058]如圖6所示，該示例電路結(jié)構(gòu)圖與圖4的區(qū)別僅在于降噪模塊36。在一個實施例中，例如，如圖6所示，降噪模塊36包括第二電容C2和第三電容C3。第二電容C2的第一端與下拉節(jié)點ro連接，第二端與第一電源電壓端vss連接。第三電容C3的第一端與下拉節(jié)點ro連接，第二端與第二時鐘信號端CLK連接。在下拉節(jié)點ro處的下拉信號處于高電平時，第二電容C2和第三電容C3維持該高電平，使得節(jié)點下拉晶體管M9和輸出下拉晶體管MlO—直導(dǎo)通，繼續(xù)把上拉節(jié)點PU和輸出端OUTPUT的電壓拉低，從而降低第二時鐘信號端CLK的高電平通過輸出晶體管M2的柵源電容Cgs對上拉節(jié)點PU和輸出端OUTPUT的電壓的影響，降低上拉節(jié)點PU和輸出端OUTPUT的噪聲。
[0059]圖7示出了圖6中的移位寄存器的示例電路的操作時序圖。下面結(jié)合圖6和圖7對圖6中的移位寄存器的操作方法進行說明。
[0060]在第一階段1(輸入階段)，輸入端INPUT處于高電平，輸入晶體管Tl導(dǎo)通，將輸入端INPUT的高電平傳遞到上拉節(jié)點PU，此時上拉節(jié)點PU處于第一高電壓，使得輸出晶體管M2導(dǎo)通，由于第二時鐘信號端CLK的第二時鐘信號處于低電平，輸出端OUTPUT輸出低電平。此外，在該階段中，由于上拉節(jié)點PU處于高電平，第二下拉控制晶體管M6和第四下拉控制晶體管M8導(dǎo)通，使得下拉節(jié)點H)處于低電平，相應(yīng)地節(jié)點下拉晶體管M9和輸出下拉晶體管MlO均截止。此外，在該階段中，復(fù)位信號端RESET的復(fù)位信號處于低電平，節(jié)點復(fù)位晶體管M3截止。
[0061]在第二階段2(輸出階段)，輸入端INPUT處于低電平，輸入晶體管Ml截止，復(fù)位信號端RESET處于低電平，節(jié)點復(fù)位晶體管M3保持截止，上拉節(jié)點PU繼續(xù)使得輸出晶體管M2導(dǎo)通，第二時鐘信號端CLK的第二時鐘信號處于高電平，輸出端OUTPUT輸出高電平，由于第一電容Cl的電壓耦合作用，此時上拉節(jié)點PU被從第一高電壓抬升到第二高電壓。此外，在該階段中，由于上拉節(jié)點PU仍處于高電平，第二下拉控制晶體管M6和第四下拉控制晶體管M8保持導(dǎo)通，下拉節(jié)點H)仍處于低電平，相應(yīng)地節(jié)點下拉晶體管M9和輸出下拉晶體管MlO均保持截止。
[0062]在第三階段3(復(fù)位階段)，輸入端INPUT處于低電平，輸入晶體管Ml保持截止，復(fù)位信號端RESET的復(fù)位信號處于高電平，節(jié)點復(fù)位晶體管M3和輸出復(fù)位晶體管M4導(dǎo)通，分別將上拉節(jié)點PU處的上拉信號和輸出端OUTPUT的輸出信號下拉至第一電源電壓端VSS的電源電壓。此外，在該階段中，由于上拉節(jié)點PU處于低電平，第二下拉控制晶體管M6和第四下拉控制晶體管M8均截止，由于第一時鐘信號端CLKB的第一時鐘信號處于高電平，第一下拉控制晶體管M5和第三下拉控制晶體管M7均導(dǎo)通，使得下拉節(jié)點PD從低電平跳變至高電平，相應(yīng)地節(jié)點下拉晶體管M9和輸出下拉晶體管MlO均導(dǎo)通，將上拉節(jié)點PU處的上拉信號和輸出端output的輸出信號下拉至第一電源電壓端vss的電源電壓。由于下拉節(jié)點ro處于高電平，此時對第二電容C2和第三電容C3充電。
[0063]在第四階段4(保持階段)，第一時鐘信號端CLKB的第一時鐘信號處于低電平，第一下拉控制晶體管M5和第三下拉控制晶體管M7均截止，由于上拉節(jié)點PU處于低電平，第二下拉控制晶體管M6和第四下拉控制晶體管M8均保持截止。第二電容C2和第三電容C3同時維持下拉節(jié)點I3D的電壓，使其保持處于高電平，相應(yīng)地節(jié)點下拉晶體管M9和輸出下拉晶體管Ml O均導(dǎo)通，將上拉節(jié)點PU和輸出端OUTPUT保持下拉至第一電源電壓端VSS的電源電壓，從而降低第二時鐘信號端CLK的高電平通過輸出晶體管M2的柵源電容Cgs對上拉節(jié)點PU和輸出端OUTPUT的電壓的影響，降低上拉節(jié)點PU和輸出端OUTPUT的噪聲。
[0064]第一電源電壓端VSS是低電源電壓端。
[0065]此后，在下一幀到來之前，上拉節(jié)點PU—直處于低電平，下拉節(jié)點H)—直處于高電平，節(jié)點下拉晶體管M9和輸出下拉晶體管MlO—直處于導(dǎo)通狀態(tài)，可以持續(xù)地上拉節(jié)點PU和輸出端OUTPUT進行降噪，而保證輸出端OUTPUT的低壓信號輸出的穩(wěn)定性。直至下一幀到來，所述移位寄存器接收到輸入端INPUT的高電平信號后，重新執(zhí)行上述第一階段。
[0066]由圖7可以看出，第一時鐘信號端CLKB的第一時鐘信號與第二時鐘信號端CLK的第二時鐘信號反相。
[0067]本公開還提供了一種上述移位寄存器的操作方法。下面結(jié)合圖3和圖7對該方法進行說明。在一個實施例中，例如，如圖3所示，移位寄存器包含輸入模塊31、復(fù)位模塊32、下拉控制模塊33、下拉模塊34、輸出模塊35和降噪模塊36。該移位寄存器的操作方法包含:
[0068]由輸入模塊31將所接收的輸入信號傳遞到上拉節(jié)點PU;
[0069]由復(fù)位模塊32將上拉節(jié)點PU處的上拉信號下拉至第一電源電壓端VSS的電源電壓以及將該移位寄存器的輸出端OUTPUT的輸出信號下拉至第一電源電壓端VSS的電源電壓；
[0070]由下拉控制模塊33控制下拉模塊34是否進行操作；
[0071 ]由下拉模塊34將所述移位寄存器的輸出端OUTPUT和所述上拉節(jié)點PU下拉至所述第一電源電壓端VSS的電源電壓；
[0072]由輸出模塊35將第二時鐘信號端CLK的第二時鐘信號輸出到該移位寄存器的輸出端OUTPUT;
[0073]由降噪模塊36通過維持下拉節(jié)點PD的電平來降低該移位寄存器的輸出端OUTPUT的噪聲。
[0074]其中，第一電源電壓端VSS是低電源電壓端，第一時鐘信號端CLKB的第一時鐘信號與第二時鐘信號端CLK的第二時鐘信號反相。
[0075]以上所述，僅為本公開的【具體實施方式】，但本公開的保護范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本公開揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本公開的保護范圍之內(nèi)。因此，本公開的保護范圍應(yīng)以所述權(quán)利要求的保護范圍為準(zhǔn)。
【主權(quán)項】
1.一種移位寄存器，包含: 輸入模塊，其第一端與該移位寄存器的輸入端連接用于從該輸入端接收輸入信號，第二端與上拉節(jié)點連接； 復(fù)位模塊，其第一端與復(fù)位信號端連接，第二端與上拉節(jié)點連接，第三端與第一電源電壓端連接，第四端與該移位寄存器的輸出端連接； 下拉控制模塊，其第一端與第一時鐘信號端連接，第二端與上拉節(jié)點連接，第三端與下拉節(jié)點連接，第四端與第一電源電壓端連接； 下拉模塊，其第一端與下拉節(jié)點連接，第二端與該移位寄存器的輸出端連接，第三端與上拉節(jié)點連接，第四端與第一電源電壓端連接； 輸出模塊，其第一端與上拉節(jié)點連接，第二端與第二時鐘信號端連接，第三端與該移位寄存器的輸出端連接;以及 降噪模塊，與下拉節(jié)點連接，用于通過維持下拉節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。2.根據(jù)權(quán)利要求1所述的移位寄存器，其中，輸入模塊包括輸入晶體管，輸入晶體管的柵極和第一極與輸入端連接，輸入晶體管的第二極與上拉節(jié)點連接。3.根據(jù)權(quán)利要求2所述的移位寄存器，其中，輸出模塊包括輸出晶體管和第一電容，輸出晶體管的柵極和第一電容的第一端與上拉節(jié)點連接，輸出晶體管的第一極與第二時鐘信號端連接，輸出晶體管的第二極和第一電容的第二端與輸出端連接。4.根據(jù)權(quán)利要求3所述的移位寄存器，其中，復(fù)位模塊包括: 節(jié)點復(fù)位晶體管，其柵極與所述復(fù)位信號端連接，第一極與上拉節(jié)點連接，第二極與第一電源電壓端連接；以及 輸出復(fù)位晶體管，其柵極與所述復(fù)位信號端連接，第一極與所述輸出端連接，第二極與所述第一電源電壓端連接。5.根據(jù)權(quán)利要求4所述的移位寄存器，其中，下拉控制模塊包括: 第一下拉控制晶體管，其柵極和下拉控制節(jié)點連接，第一極與第一時鐘信號端連接，第二極與下拉節(jié)點連接； 第二下拉控制晶體管，其柵極與上拉節(jié)點連接，第一極與下拉節(jié)點連接，第二極與第一電源電壓端連接； 第三下拉控制晶體管，其柵極和第一極與第一時鐘信號端連接，第二極與下拉控制節(jié)點連接；以及 第四下拉控制晶體管，其柵極與上拉節(jié)點連接，第一極與下拉控制節(jié)點連接，第二極與第一電源電壓端連接。6.根據(jù)權(quán)利要求5所述的移位寄存器，其中，下拉模塊包括節(jié)點下拉晶體管和輸出下拉晶體管，節(jié)點下拉晶體管和輸出下拉晶體管的柵極與下拉節(jié)點連接，節(jié)點下拉晶體管和輸出下拉晶體管的第二極與第一電源電壓端連接，節(jié)點下拉晶體管的第一極與上拉節(jié)點連接，輸出下拉晶體管的第一極與輸出端連接。7.根據(jù)權(quán)利要求6所述的移位寄存器，其中，降噪模塊包括第二電容，其第一端與下拉節(jié)點連接，第二端與第一電源電壓端連接。8.根據(jù)權(quán)利要求6所述的移位寄存器，其中，降噪模塊包括第三電容，其第一端與下拉節(jié)點連接，第二端與第二時鐘信號端連接。9.根據(jù)權(quán)利要求6所述的移位寄存器，其中，降噪模塊包括: 第二電容，其第一端與下拉節(jié)點連接，第二端與第一電源電壓端連接；以及 第三電容，其第一端與下拉節(jié)點連接，第二端與第二時鐘信號端連接。10.根據(jù)權(quán)利要求7-9中任一項所述的移位寄存器，其中，所述晶體管均為N型晶體管。11.根據(jù)權(quán)利要求1所述的移位寄存器，其中，所述第二時鐘信號端的第二時鐘信號與第一時鐘信號端的第一時鐘信號反相。12.根據(jù)權(quán)利要求1所述的移位寄存器，其中，第一電源電壓端是低電源電壓端。13.一種移位寄存器的操作方法，該移位寄存器包含輸入模塊、復(fù)位模塊、下拉控制模塊、下拉模塊、輸出模塊和降噪模塊，該方法包含: 由輸入模塊將所接收的輸入信號傳遞到上拉節(jié)點； 由復(fù)位模塊將上拉節(jié)點處的上拉信號下拉至第一電源電壓端的電源電壓以及將該移位寄存器的輸出端的輸出信號下拉至第一電源電壓端的電源電壓； 由下拉控制模塊控制下拉模塊是否進行操作； 由下拉模塊將所述移位寄存器的輸出端和所述上拉節(jié)點下拉至所述第一電源電壓端的電源電壓； 由輸出模塊將第二時鐘信號端的第二時鐘信號輸出到該移位寄存器的輸出端； 由降噪模塊通過維持下拉節(jié)點的電平來降低該移位寄存器的輸出端的噪聲。14.根據(jù)權(quán)利要求13所述的操作方法，其中，第一電源電壓端是低電源電壓端。15.根據(jù)權(quán)利要求13或14所述的操作方法，其中，第二時鐘信號端的第二時鐘信號與第一時鐘信號端的第一時鐘信號反相。
【文檔編號】G09G3/36GK106023914SQ201610323870
【公開日】2016年10月12日
【申請日】2016年5月16日
【發(fā)明人】高英強, 陳華斌
【申請人】京東方科技集團股份有限公司, 北京京東方顯示技術(shù)有限公司