移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置的制造方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置，涉及顯示領(lǐng)域，解決現(xiàn)有GOA電路噪聲過(guò)大問(wèn)題。移位寄存器包括上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊，下拉控制模塊包括：第一薄膜晶體管控制端和第一端連接在一起輸入第一時(shí)鐘信號(hào)；第二薄膜晶體管控制端接收第一輸入信號(hào)，第一端與第一薄膜晶體管的第二端相連，第二端接入低電平信號(hào)；第三薄膜晶體管控制端與第一薄膜晶體管的第二端相連，其第一端接入第二時(shí)鐘信號(hào)；第四薄膜晶體管控制端接入第二時(shí)鐘信號(hào)，第一端與第三薄膜晶體管的第二端相連，第二端與第二節(jié)點(diǎn)相連；第一電容第一端與第一薄膜晶體管的第二端、第三薄膜晶體管的控制端相連，其第二端接入低電平信號(hào)。
【專(zhuān)利說(shuō)明】
移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及顯示領(lǐng)域，尤其涉及一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示
目.0
【背景技術(shù)】
[0002]陣列基板行驅(qū)動(dòng)(Gate Driver on Array，GOA)技術(shù)，是直接將柵極驅(qū)動(dòng)電路(Gate driver ICs)集成在陣列基板上，來(lái)代替外接驅(qū)動(dòng)芯片的一種工藝技術(shù)。該技術(shù)的應(yīng)用不僅可減少生產(chǎn)工藝程序，降低產(chǎn)品成本，提高集成度，而且可以做到面板兩邊對(duì)稱(chēng)的美觀(guān)設(shè)計(jì)，同時(shí)也省去了柵極電路(Gate IC)的綁定(Bonding)區(qū)域以及扇出(Fan-out)布線(xiàn)空間，從而可實(shí)現(xiàn)窄邊框的設(shè)計(jì)，提高產(chǎn)能和良品率。
[0003]目前隨著液晶面板業(yè)競(jìng)爭(zhēng)趨于激烈，降低面板成本且要提升性能成為面板廠(chǎng)商的競(jìng)爭(zhēng)點(diǎn)，其中具體到GOA電路，電路噪聲與功耗的降低是GOA電路性能提升的一個(gè)重要方面。如圖1所示，為現(xiàn)有GOA電路中的一種移位寄存器，圖2示出該移位寄存器工作時(shí)的時(shí)序，該移位寄存器包括10個(gè)TFT和2個(gè)電容，工作時(shí)需要兩個(gè)時(shí)鐘信號(hào)CLKl和CLK2，直流高電平信號(hào)VGH和直流低電平信號(hào)VGL，上一級(jí)的輸入信號(hào)STV_IN，下一級(jí)的輸出信號(hào)STV_N+1信號(hào)，控制正反掃的高低電平信號(hào)CN與CNB，若CN為高電平，CNB為低電平則為正掃，反之則為反掃。該移位寄存器輸出信號(hào)Out在輸出低電平時(shí)存在噪聲，影響面板性能及良率。
【發(fā)明內(nèi)容】
[0004]本發(fā)明提供一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置，解決了現(xiàn)有GOA電路噪聲過(guò)大的問(wèn)題，具有噪聲低、功耗低的特點(diǎn)，可以很好提升面板性能及良率。
[0005]為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案:
[0006]本發(fā)明的實(shí)施例提供一種移位寄存器，包括:上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊，所述上拉控制模塊與所述上拉模塊通過(guò)第一節(jié)點(diǎn)連接在一起，所述下拉控制模塊和所述下拉模塊通過(guò)第二節(jié)點(diǎn)連接在一起;所述上拉控制模塊用以接收所述移位寄存器的第一輸入信號(hào)，并在所述第一輸入信號(hào)的作用下抬高所述第一節(jié)點(diǎn)處的電位;所述上拉模塊與所述輸出端相連，用以在所述第一節(jié)點(diǎn)處的電位的作用下抬高所述輸出端處的電位;所述下拉控制模塊，用以接收所述第一輸入信號(hào)，在所述第一輸入信號(hào)的作用下抬高所述第二節(jié)點(diǎn)處的電位;所述下拉模塊，與所述輸出端相連，用以在所述第二節(jié)點(diǎn)處的電位的作用下拉低所述輸出端處的電位;所述下拉控制模塊，包括:第一薄膜晶體管，其控制端和其第一端連接在一起，并輸入第一時(shí)鐘信號(hào);第二薄膜晶體管，其控制端接收第一輸入信號(hào)，其第一端與所述第一薄膜晶體管的第二端相連，其第二端接入低電平信號(hào);第三薄膜晶體管，其控制端與所述第一薄膜晶體管的第二端相連，其第一端接入第二時(shí)鐘信號(hào);第四薄膜晶體管，其控制端接入所述第二時(shí)鐘信號(hào)，其第一端與所述第三薄膜晶體管的第二端相連，其第二端與所述第二節(jié)點(diǎn)相連;第一電容，其第一端與所述第一薄膜晶體管的第二端、所述第三薄膜晶體管的控制端相連，其第二端接入低電平信號(hào)；其中，所述第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)反相。
[0007]進(jìn)一步地，所述下拉控制模塊，還包括:第五薄膜晶體管，其控制端輸入所述第一輸入信號(hào)，其第一端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)；第六薄膜晶體管，其控制端與所述輸出端相連，其第一端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)。
[0008]優(yōu)選地，所述上拉模塊，包括:第七薄膜晶體管，其控制端與所述第一節(jié)點(diǎn)相連，其第一端輸入所述第一時(shí)鐘信號(hào)，其第二端與所述輸出端相連;第八薄膜晶體管，其控制端與所述第一節(jié)點(diǎn)相連，其第一端與其第二端連接在一起，并與所述第七薄膜晶體管的第二端及所述輸出端相連。
[0009]所述下拉模塊包括:第九薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第一端與所述輸出端相連，其第二端接入低電平信號(hào);第十薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第一端與其第二端均接入低電平信號(hào)。
[0010]優(yōu)選地，所述上拉模塊與所述上拉控制模塊之間還設(shè)置有:第十一薄膜晶體管，其控制端接入高電平信號(hào)，其第一端與所述上拉控制模塊的輸出端相連，其第二端與所述第二節(jié)點(diǎn)相連。
[0011 ]優(yōu)選地，所述上拉控制模塊，包括:第十二薄膜晶體管，其控制端接入所述第一輸入信號(hào)，其第一端接入高電平信號(hào)；第十三薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)，其第一端與所述第十二薄膜晶體管的第二端連接在一起，并作為所述上拉控制模塊的輸出端與所述第一節(jié)點(diǎn)相連。
[0012]可選地，所述移位寄存器，還包括:正反掃控制模塊，所述正反掃控制模塊包括:第十四薄膜晶體管，其控制端接入正掃控制信號(hào)，其第一端接入上一級(jí)移位寄存器的輸出信號(hào);第十五薄膜晶體管，其控制端接入反掃控制信號(hào)，其第二端接入下一級(jí)移位寄存器的輸出信號(hào)，其第一端與所述第十四薄膜晶體管的第二端連接在一起，并作為所述正反掃控制模塊的輸出端，向所述上拉控制模塊輸出所述第一輸入信號(hào)。
[0013]本發(fā)明的實(shí)施例提供一種驅(qū)動(dòng)電路，包括上述任一項(xiàng)所述的移位寄存器。
[0014]本發(fā)明的實(shí)施例提供一種顯示裝置，設(shè)置有上述的驅(qū)動(dòng)電路。
[0015]本發(fā)明的實(shí)施例還提供一種移位寄存器的驅(qū)動(dòng)方法，適用于上述任一項(xiàng)所述的移位寄存器，所述驅(qū)動(dòng)方法包括:第一階段，第一時(shí)鐘信號(hào)輸出低電平，第二時(shí)鐘信號(hào)輸出高電平，第一輸入信號(hào)為高電平，第一輸入信號(hào)使下拉控制模塊中的第二薄膜晶體管打開(kāi)，低電平信號(hào)通過(guò)第二薄膜晶體管輸入第一電容的第一端，同時(shí)上拉控制模塊在所述第一輸入信號(hào)的作用下抬高第一節(jié)點(diǎn)處的電位;第二階段，第一時(shí)鐘信號(hào)輸出高電平，第二時(shí)鐘信號(hào)輸出低電平，第一輸入信號(hào)為低電平，所述下拉控制模塊中，第一輸入信號(hào)的低電平使第二薄膜晶體管關(guān)閉，第一時(shí)鐘信號(hào)輸出的高電平打開(kāi)第一薄膜晶體管，所述第一時(shí)鐘信號(hào)輸出的高電平向第一電容充電，同時(shí)上拉模塊在所述第一節(jié)點(diǎn)處的高電位作用下抬高輸出端處的電位;第三階段，第一時(shí)鐘信號(hào)輸出低電平，第二時(shí)鐘信號(hào)輸出高電平，第一輸入信號(hào)為低電平，所述下拉控制模塊中，所述第一輸入信號(hào)的低電平使第二薄膜晶體管關(guān)閉，所述第一時(shí)鐘信號(hào)輸出的低電平關(guān)閉第一薄膜晶體管，所述第二時(shí)鐘信號(hào)輸出的高電平打開(kāi)第四薄膜晶體管，由于第一電容的電位保持作用，第三薄膜晶體管也打開(kāi)，所述第二時(shí)鐘信號(hào)輸出的高電平經(jīng)所述第三薄膜晶體管和所述第四薄膜晶體管輸入第二節(jié)點(diǎn)處，抬高所述第二節(jié)點(diǎn)處的電位，下拉模塊在所述第二節(jié)點(diǎn)處的電位的作用下拉低輸出端處的電位。
[0016]優(yōu)選地，所述下拉控制模塊，還包括:第五薄膜晶體管和第六薄膜晶體管所述驅(qū)動(dòng)方法中，所述第一階段，所述第一輸入信號(hào)的高電平使所述下拉控制模塊中的第五薄膜晶體管開(kāi)啟，低電壓信號(hào)拉低所述第二節(jié)點(diǎn)的電位;所述第二階段，所述第一輸入信號(hào)的低電平使所述下拉控制模塊中的第五薄膜晶體管關(guān)閉，所述輸入端的高電位打開(kāi)第六薄膜晶體管，低電壓信號(hào)繼續(xù)拉低所述第二節(jié)點(diǎn)的電位;所述第三階段，所述第一輸入信號(hào)的低電平使所述下拉控制模塊中的第五薄膜晶體管關(guān)閉，所述輸入端的低電位關(guān)閉第六薄膜晶體管。
[0017]優(yōu)選地，所述上拉模塊，包括:第七薄膜晶體管和第八薄膜晶體管，所述驅(qū)動(dòng)方法中，所述第八薄膜晶體管等效于一個(gè)電容。
[0018]優(yōu)選地，所述下拉模塊包括第九薄膜晶體管和第十薄膜晶體管，所述驅(qū)動(dòng)方法中，第十薄膜晶體管等效于一個(gè)電容。
[0019]優(yōu)選地，所述上拉模塊與所述上拉控制模塊之間還設(shè)置有:第十一薄膜晶體管，所述驅(qū)動(dòng)方法中，所述上拉控制模塊通過(guò)一個(gè)處于常開(kāi)狀態(tài)的薄膜晶體管向第一節(jié)點(diǎn)傳輸信號(hào)。
[0020]優(yōu)選地，所述上拉控制模塊，包括:第十二薄膜晶體管和第十三薄膜晶體管，所述驅(qū)動(dòng)方法中還包括:所述第一階段，所述第一輸入信號(hào)的高電平打開(kāi)第十二薄膜晶體管和第五薄膜晶體管，高電平信號(hào)傳遞給第一節(jié)點(diǎn)抬高所述第一節(jié)點(diǎn)的電位，同時(shí)低電平信號(hào)傳遞給第二節(jié)點(diǎn)拉低第二節(jié)點(diǎn)的電位;所述第二階段，所述第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管和第五薄膜晶體管，第一時(shí)鐘信號(hào)的高電平使第七薄膜晶體管打開(kāi)，所述輸出端輸出高電平，第一節(jié)點(diǎn)的電位進(jìn)一步升高，輸入端的高電平打開(kāi)第六薄膜晶體管，低電平信號(hào)繼續(xù)傳遞給第二節(jié)點(diǎn)使第二節(jié)點(diǎn)繼續(xù)維持低電位;所述第三階段，所述第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管和第五薄膜晶體管，輸入端的低電平關(guān)閉第六薄膜晶體管，第二節(jié)點(diǎn)的高電平使第十三薄膜晶體管打開(kāi)，低電平信號(hào)繼續(xù)傳遞給第一節(jié)點(diǎn)，拉低所述第一節(jié)點(diǎn)的電位。
[0021]本發(fā)明實(shí)施例提供一種移位寄存器及其驅(qū)動(dòng)方法、驅(qū)動(dòng)電路和顯示裝置，所述移位寄存器的下拉控制模塊包括:第一至第四薄膜晶體管以及第一電容，其中，第一薄膜晶體管的控制端第一端連接在一起，并輸入第一時(shí)鐘信號(hào);第二薄膜晶體管的控制端接收第一輸入信號(hào)，第一端與第一薄膜晶體管的第二端相連，第二端接入低電平信號(hào);第三薄膜晶體管的控制端與第一薄膜晶體管的第二端相連，第一端接入第二時(shí)鐘信號(hào)；第四薄膜晶體管的控制端接入第二時(shí)鐘信號(hào)，第一端與第三薄膜晶體管的第二端相連，第二端與第二節(jié)點(diǎn)相連;第一電容的第一端與第一薄膜晶體管的第二端、第三薄膜晶體管的控制端相連，第二端接入低電平信號(hào)；工作時(shí)，在第一階段，第一時(shí)鐘信號(hào)輸出低電平，第二時(shí)鐘信號(hào)輸出高電平，下拉控制模塊中第一輸入信號(hào)為高電平使第二薄膜晶體管打開(kāi)，低電平信號(hào)通過(guò)第二薄膜晶體管輸入第一電容的第一端，同時(shí)上拉控制模塊抬高第一節(jié)點(diǎn)處的電位;第二階段，下拉控制模塊中，第一輸入信號(hào)為低電平使第二薄膜晶體管關(guān)閉，第一時(shí)鐘信號(hào)輸出高電平打開(kāi)第一薄膜晶體管，第二時(shí)鐘信號(hào)輸出低電平關(guān)閉第四薄膜晶體管，第一時(shí)鐘信號(hào)輸出的高電平向第一電容充電，同時(shí)上拉模塊在第一節(jié)點(diǎn)處的高電位作用下抬高輸出端處的電位;第三階段，下拉控制模塊中，第一輸入信號(hào)為低電平使第二薄膜晶體管關(guān)閉，第一時(shí)鐘信號(hào)輸出低電平關(guān)閉第一薄膜晶體管，第二時(shí)鐘信號(hào)輸出高電平打開(kāi)第四薄膜晶體管，由于第一電容的電位保持作用，第三薄膜晶體管打開(kāi)，第二時(shí)鐘信號(hào)輸出的高電平經(jīng)第三薄膜晶體管和第四薄膜晶體管抬高第二節(jié)點(diǎn)處的電位，下拉模塊在第二節(jié)點(diǎn)處的電位的作用下拉低輸出端處的電位。第一電容的存在可以穩(wěn)定保持第三薄膜晶體管的柵極電壓，以此來(lái)使得第二時(shí)鐘信號(hào)CK2的更好傳輸，穩(wěn)定拉高第二節(jié)點(diǎn)(ro點(diǎn))電壓，使輸出端輸出穩(wěn)定的低電壓，解決了現(xiàn)有GOA電路低壓噪聲過(guò)大的問(wèn)題。本發(fā)明實(shí)施例提供的移位寄存器具有噪聲低、功耗低的特點(diǎn)，可以很好提升面板性能及良率。
【附圖說(shuō)明】
[0022]為了更清楚地說(shuō)明本發(fā)明實(shí)施例中的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見(jiàn)地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其它的附圖。
[0023]圖1為現(xiàn)有移位寄存器的電路原理圖；
[0024]圖2為現(xiàn)有移位寄存器的工作時(shí)序圖；
[0025]圖3為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖一；
[0026]圖4為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖二；
[0027]圖5為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖三；
[0028]圖6為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖四；
[0029]圖7為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖五；
[0030]圖8為本發(fā)明實(shí)施例提供的移位寄存器的結(jié)構(gòu)示意圖六；
[0031]圖9為圖8所示移位寄存器的工作時(shí)序圖。
【具體實(shí)施方式】
[0032]下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。
[0033]實(shí)施例
[0034]本發(fā)明的實(shí)施例提供一種移位寄存器，如圖3所示，包括:上拉控制模塊10、上拉模塊20、下拉控制模塊30和下拉模塊40，上拉控制模塊10與上拉模塊20通過(guò)第一節(jié)點(diǎn)連接在一起，下拉控制模塊30和下拉模塊40通過(guò)第二節(jié)點(diǎn)連接在一起，其中，第一節(jié)點(diǎn)又稱(chēng)為上拉節(jié)點(diǎn)，簡(jiǎn)稱(chēng)PU節(jié)點(diǎn)，第二節(jié)點(diǎn)又稱(chēng)為下拉節(jié)點(diǎn)，簡(jiǎn)稱(chēng)PD節(jié)點(diǎn)；上拉控制模塊10用以接收移位寄存器的第一輸入信號(hào)，并在第一輸入信號(hào)的作用下抬高PU節(jié)點(diǎn)的電位;上拉模塊20與輸出端OUT相連，用以在PU節(jié)點(diǎn)的電位的作用下抬高輸出端OUT處的電位;下拉控制模塊30，用以接收第一輸入信號(hào)，在第一輸入信號(hào)的作用下抬高ro節(jié)點(diǎn)處的電位;下拉模塊40，與輸出端OUT相連，用以在ro節(jié)點(diǎn)處的電位的作用下拉低輸出端OUT處的電位;下拉控制模塊30，包括:第一薄膜晶體管Tl，其控制端和其第一端連接在一起，并輸入第一時(shí)鐘信號(hào)CLKl;第二薄膜晶體管T2，其控制端接收第一輸入信號(hào)，其第一端與第一薄膜晶體管Tl的第二端相連，其第二端接入低電平信號(hào)VGL;第三薄膜晶體管T3，其控制端與第一薄膜晶體管Tl的第二端相連，其第一端接入第二時(shí)鐘信號(hào)CLK2;第四薄膜晶體管T4，其控制端接入第二時(shí)鐘信號(hào)CLK2，其第一端與第三薄膜晶體管Τ3的第二端相連，其第二端與PD節(jié)點(diǎn)相連;第一電容Cl，其第一端與第一薄膜晶體管Tl的第二端、第三薄膜晶體管Τ3的控制端相連，其第二端接入低電平信號(hào)VGL;其中，第一時(shí)鐘信號(hào)CLKl與第二時(shí)鐘信號(hào)CLK2反相。
[0035]需要說(shuō)明的是，上述的第一輸入信號(hào)是上一級(jí)移位寄存器的輸出信號(hào)(對(duì)第一級(jí)移位寄存器而言為幀起始信號(hào))，第一輸入信號(hào)具體是對(duì)應(yīng)上一行柵線(xiàn)信號(hào)還是下一行柵線(xiàn)信號(hào)，取決于移位寄存器是工作在正掃模式還是反掃模式。
[0036]本發(fā)明實(shí)施例還提供一種上述移位寄存器的驅(qū)動(dòng)方法，參照?qǐng)D3和圖9所示，該驅(qū)動(dòng)方法包括:
[0037]101、第一階段Tl，第一時(shí)鐘信號(hào)CLKl輸出低電平，第二時(shí)鐘信號(hào)CLK2輸出高電平，第一輸入信號(hào)為高電平，第一輸入信號(hào)使下拉控制模塊30中的第二薄膜晶體管Τ2打開(kāi)，低電平信號(hào)VGL通過(guò)第二薄膜晶體管Τ2輸入第一電容Cl的第一端，第一電容Cl放電，第三薄膜晶體管Τ3關(guān)閉，第四薄膜晶體管Τ4開(kāi)啟；同時(shí)上拉控制模塊10在第一輸入信號(hào)的作用下抬高PU節(jié)點(diǎn)處的電位；
[0038]102、第二階段Τ2，第一時(shí)鐘信號(hào)CLKl輸出高電平，第二時(shí)鐘信號(hào)CLK2輸出低電平，第一輸入信號(hào)為低電平，下拉控制模塊30中，第一輸入信號(hào)的低電平使第二薄膜晶體管Τ2關(guān)閉，第一時(shí)鐘信號(hào)CLKl輸出的高電平打開(kāi)第一薄膜晶體管Tl，第一時(shí)鐘信號(hào)CLKl輸出的高電平向第一電容Cl充電，第一電容Cl的第一端(圖中位于Cl上方的端點(diǎn))的電位之間抬高，第三薄膜晶體管Τ3的控制端電位隨之升高，第四薄膜晶體管Τ4在第二時(shí)鐘信號(hào)CLK2輸出的低電平作用下關(guān)閉；同時(shí)，上拉模塊20在PU節(jié)點(diǎn)處的高電位作用下抬高輸出端OUT處的電位，輸出端OUT輸出高電平；
[0039]103、第三階段Τ3，第一時(shí)鐘信號(hào)CLKl輸出低電平，第二時(shí)鐘信號(hào)CLK2輸出高電平，第一輸入信號(hào)為低電平，下拉控制模塊30中，第一輸入信號(hào)的低電平使第二薄膜晶體管Τ2關(guān)閉，第一時(shí)鐘信號(hào)CLKl輸出的低電平關(guān)閉第一薄膜晶體管Tl，第二時(shí)鐘信號(hào)CLK2輸出的高電平打開(kāi)第四薄膜晶體管Τ4，在第三薄膜晶體管Τ3控制端在第二階段抬高基礎(chǔ)上，由于第一電容Cl的電位保持作用，第三薄膜晶體管Τ3保持打開(kāi)狀態(tài)，第二時(shí)鐘信號(hào)CLK2輸出的高電平經(jīng)第三薄膜晶體管Τ3和第四薄膜晶體管Τ4輸入PD節(jié)點(diǎn)處，逐漸抬高PD節(jié)點(diǎn)處的電位，下拉模塊40在H)節(jié)點(diǎn)處的電位的作用下拉低輸出端OUT處的電位，輸出端OUT輸出低電平。
[0040]本步驟工作過(guò)程可以看出，第一電容Cl的加入可以用來(lái)穩(wěn)定保持第三薄膜晶體管T3控制端的電位，以此來(lái)使得第二時(shí)鐘信號(hào)CLK2的更好傳輸，以便穩(wěn)定拉高H)點(diǎn)電位，與現(xiàn)有技術(shù)相比，ro點(diǎn)電位可以更快速拉高，拉高之后更能保持穩(wěn)定，而下拉模塊40在ro節(jié)點(diǎn)處的電位控制下拉低輸出端out處的電位，由此，輸出端out輸出的低電平初始穩(wěn)定更快，穩(wěn)定后噪聲更低。
[0041]本領(lǐng)域技術(shù)人員來(lái)可以理解的是，本實(shí)施例移位寄存器還可以包括未提及的其它模塊，另外，上拉控制模塊10還可以包括未提及的其它電路組成部分，這些未提及的其它模塊和其它組成電路部分，以及上拉模塊20、下拉控制模塊30和下拉模塊40的具體結(jié)構(gòu)，本實(shí)施例均不做限定，只要不影響上面描述的各模塊功能的實(shí)現(xiàn)即可。
[0042]示例性地，如圖3所示，上述下拉控制模塊30還可包括:第五薄膜晶體管T5，其控制端輸入第一輸入信號(hào)，其第一端與ro節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)VGL;第六薄膜晶體管T6，其控制端與輸出端OUT相連，其第一端與PD節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)VGL0
[0043]在移位寄存器工作時(shí)，在上述的第一階段，第一輸入信號(hào)的高電平使第五薄膜晶體管T5開(kāi)啟，低電壓信號(hào)拉低H)節(jié)點(diǎn)的電位，下拉模塊40不工作，保證上級(jí)輸入信號(hào)不影響輸出端;在上述的第二階段，第一輸入信號(hào)的低電平使第五薄膜晶體管T5關(guān)閉，輸入端的高電位打開(kāi)第六薄膜晶體管T6，低電壓信號(hào)繼續(xù)拉低H)節(jié)點(diǎn)的電位，同樣下拉模塊40不工作，保證上級(jí)輸入信號(hào)不影響輸出端;第三階段，下拉模塊40在PD節(jié)點(diǎn)處的電位控制下拉低輸出端OUT處的電位，第一輸入信號(hào)的低電平使第五薄膜晶體管T5關(guān)閉，輸入端的低電位關(guān)閉第六薄膜晶體管T6。
[0044]如圖4所示，在符合本實(shí)施例的又一種移位寄存器中，與圖3所示移位寄存器的區(qū)別在于，上拉模塊20包括:第七薄膜晶體管T7，其控制端與PU節(jié)點(diǎn)相連，其第一端輸入第一時(shí)鐘信號(hào)CLKl，其第二端與輸出端OUT相連;第八薄膜晶體管T8，其控制端與PU節(jié)點(diǎn)相連，其第一端與其第二端連接在一起，并與第七薄膜晶體管T7的第二端及輸出端OUT相連。
[0045]該移位寄存器工作時(shí)，第八薄膜晶體管T8等效于一個(gè)電容，第八薄膜晶體管T8的控制端相當(dāng)于電容的一個(gè)極板，第八薄膜晶體管T8的第一、第二端連接在一起，相當(dāng)于電容的另一個(gè)極板。用薄膜晶體管替代無(wú)源器件電容，可以有效降低噪聲及功耗，從而提升顯示器柵極驅(qū)動(dòng)的性能及穩(wěn)定性，同時(shí)，薄膜晶體管占用空間更小，制作工藝也與電路其它部分兼容，可以與電路的其它薄膜晶體管同步制造。
[0046]該移位寄存器工作時(shí)，第一階段，上拉控制模塊10在第一輸入信號(hào)的作用下，PU節(jié)點(diǎn)處的電位逐漸抬高，但第一時(shí)鐘信號(hào)CLKl輸出低電平，因此可保證輸出端OUT為低電平；第二階段，第一時(shí)鐘信號(hào)CLKl輸出高電平，由于第八薄膜晶體管T8等效于一個(gè)電容，第一時(shí)鐘信號(hào)CLKl輸出高電平時(shí)，PU節(jié)點(diǎn)處的電位繼續(xù)被抬高，第七薄膜晶體管T7打開(kāi)，輸出端OUT輸出高電平，即上拉模塊20實(shí)現(xiàn)拉高輸出端OUT電位的功能；第三階段，第一時(shí)鐘信號(hào)CLKl輸出低電平，同時(shí)ro節(jié)點(diǎn)的電位為低電位，第七薄膜晶體管T7關(guān)閉。電路其余部分工作過(guò)程與圖3所示移位寄存器大致相同，此處不再贅述。
[0047]如圖5所示，在符合本實(shí)施例的另一種移位寄存器中，與圖4所示移位寄存器的區(qū)別在于，下拉模塊40包括:第九薄膜晶體管T9，其控制端與H)節(jié)點(diǎn)相連，其第一端與輸出端OUT相連，其第二端接入低電平信號(hào)VGL;第十薄膜晶體管T10，其控制端與ro節(jié)點(diǎn)相連，其第一端與其第二端均接入低電平信號(hào)VGL。
[0048]該移位寄存器工作時(shí)，第十薄膜晶體管TlO等效于一個(gè)電容。具體地，第一階段，PD節(jié)點(diǎn)處的電位為低電平，第九薄膜晶體管T9關(guān)閉；第二階段，PD節(jié)點(diǎn)處的電位為低電平，第一時(shí)鐘信號(hào)CLKl輸出高電平，第九薄膜晶體管T9關(guān)閉；第三階段，H)節(jié)點(diǎn)的電位為高電位，在第十薄膜晶體管TlO等效電容保持PD節(jié)點(diǎn)高電位情況下，第九薄膜晶體管T9保持開(kāi)啟狀態(tài)，低電平信號(hào)VGL通過(guò)第九薄膜晶體管T9向輸出端OUT輸出低電平，拉低輸出端OUT電位。
[0049]如圖6所示，在符合本實(shí)施例的又一種移位寄存器中，與圖5所示移位寄存器的區(qū)別在于，上拉模塊20與上拉控制模塊10之間還設(shè)置有:第十一薄膜晶體管T11，其控制端接入高電平信號(hào)VGH，其第一端與上拉控制模塊10的輸出端OUT相連，其第二端與PD節(jié)點(diǎn)相連。工作時(shí)，上拉控制模塊10通過(guò)一個(gè)處于常開(kāi)狀態(tài)的薄膜晶體管(S卩Tll)向PU節(jié)點(diǎn)傳輸信號(hào)。
[0050]該實(shí)施例中，上拉模塊20與上拉控制模塊10之間增加一薄膜晶體管(S卩Tll)作為單管傳輸門(mén)，可以降低PU點(diǎn)的噪聲，有效降低輸出端的噪聲，增強(qiáng)信號(hào)的無(wú)損傳輸，從而更好的解決GOA噪聲功耗過(guò)大的技術(shù)問(wèn)題。
[0051]如圖7所示，在符合本實(shí)施例的又一種移位寄存器中，與圖6所示移位寄存器的區(qū)別在于，上拉控制模塊10，包括:第十二薄膜晶體管T12，其控制端接入第一輸入信號(hào)，其第一端接入高電平信號(hào)VGH;第十三薄膜晶體管T13，其控制端與PD節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)VGL，其第一端與第十二薄膜晶體管T12的第二端連接在一起，并作為上拉控制模塊10的輸出端OUT與PU節(jié)點(diǎn)相連。工作時(shí):第一階段，第一輸入信號(hào)的高電平打開(kāi)第十二薄膜晶體管T12和第五薄膜晶體管T5，高電平信號(hào)VGH傳遞給PU節(jié)點(diǎn)抬高HJ節(jié)點(diǎn)的電位，同時(shí)低電平信號(hào)VGL傳遞給ro節(jié)點(diǎn)拉低ro節(jié)點(diǎn)的電位;第二階段，第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管T12和第五薄膜晶體管T5，第一時(shí)鐘信號(hào)CLKl的高電平使第七薄膜晶體管T7打開(kāi)，輸出端OUT輸出高電平，PU節(jié)點(diǎn)的電位進(jìn)一步升高，輸入端的高電平打開(kāi)第六薄膜晶體管T6，低電平信號(hào)VGL繼續(xù)傳遞給PD節(jié)點(diǎn)使H)節(jié)點(diǎn)繼續(xù)維持低電位;第三階段，第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管T12和第五薄膜晶體管T5，輸入端的低電平關(guān)閉第六薄膜晶體管T6，ro節(jié)點(diǎn)的高電平使第十三薄膜晶體管T13打開(kāi)，低電平信號(hào)VGL繼續(xù)傳遞給I3U節(jié)點(diǎn)，拉低I3U節(jié)點(diǎn)的電位。
[0052]如圖8所示，在符合本實(shí)施例的又一種移位寄存器中，與圖7所示移位寄存器的區(qū)別在于，移位寄存器還包括:正反掃控制模塊50，正反掃控制模塊50包括:第十四薄膜晶體管T14，其控制端接入正掃控制信號(hào)CN，其第一端接入上一級(jí)移位寄存器的輸出信號(hào);第十五薄膜晶體管，其控制端接入反掃控制信號(hào)CNB，其第二端接入下一級(jí)移位寄存器的輸出信號(hào)，其第一端與第十四薄膜晶體管T14的第二端連接在一起，并作為正反掃控制模塊50的輸出端OUT，向上拉控制模塊10輸出第一輸入信號(hào)。
[0053 ] CN與CNB為控制正反掃的高低電平，例如，規(guī)定若CN為高電平，CNB為低電平則為正掃，反之則為反掃;STV_IN為上一級(jí)的輸出信號(hào)，STV_N+1為下一級(jí)的輸出信號(hào)。當(dāng)CN為高電平，CNB為低電平時(shí)，第十四薄膜晶體管T14常開(kāi)，第十五薄膜晶體管T15常關(guān)，正反掃控制模塊50向上拉控制模塊10、下拉控制模塊30輸出上一級(jí)的輸出信號(hào)STV_IN，即第一輸入信號(hào)為上一級(jí)的輸出信號(hào)STV_IN，移位寄存器工作模式為正掃模式；當(dāng)CN為低電平，CNB為高電平時(shí)，第十四薄膜晶體管T14常關(guān)，第十五薄膜晶體管T15常開(kāi)，正反掃控制模塊50向上拉控制模塊1、下拉控制模塊30輸出下一級(jí)的輸出信號(hào)STV_N+1，即第一輸入信號(hào)為上一級(jí)的輸出信號(hào)STV_N+1，移位寄存器工作模式為反掃模式。由此可見(jiàn)，通過(guò)設(shè)置正掃控制信號(hào)CN和反掃控制信號(hào)CNB，可以對(duì)移位寄存器工作模式進(jìn)行正、反掃選擇。
[0054]圖9為本實(shí)施例提供的移位寄存器的工作時(shí)序圖，具體工作過(guò)程與上述實(shí)施例大致相同，以正掃為例說(shuō)明:此時(shí)CN為高電平，CNB為低電平，STV_IN為上級(jí)輸出信號(hào)，STV_N+1為下級(jí)輸出信號(hào)。在Tl時(shí)刻，STV_IN為高電平，CK1，CK2均為低電平，T14打開(kāi)，STV_IN通過(guò)T14使得T12、T2、T5同時(shí)打開(kāi)，PU節(jié)點(diǎn)提升，PD節(jié)點(diǎn)為低電平;T2時(shí)刻，STV_IN為低電平，CKl為高電平，CK2為低電平，T1、T3、T7、T8打開(kāi)，PU進(jìn)一步階梯式升高，這使得輸出端OUT輸出高電平，OUT輸出高電平使得Τ6打開(kāi)，Τ6打開(kāi)使得PD繼續(xù)拉低，同時(shí)Cl充電保持Τ3常開(kāi);Τ3時(shí)刻，CK2為高電平，CKl為低電平，STV_N+1為高電平，Τ3、Τ4開(kāi)，CK2通過(guò)Τ3、Τ4使得Τ13、Τ9打開(kāi)，T13、T9打開(kāi)使得ro節(jié)點(diǎn)被拉高，PU節(jié)點(diǎn)和輸出端OUT被拉低。
[0055]本實(shí)施例提供的移位寄存器通過(guò)將無(wú)源器件電容替換為薄膜晶體管，可以有效降低噪聲及功耗，從而提升顯示器柵極驅(qū)動(dòng)的性能及穩(wěn)定性，同時(shí)還可以降低成本;第一電容Cl的加入用來(lái)穩(wěn)定保持T3的柵極電壓，以此來(lái)使得CK2的更好傳輸穩(wěn)定拉高H)點(diǎn)電壓;另外該移位寄存器還加入一個(gè)Tll管作為單管傳輸門(mén)，來(lái)降低HJ點(diǎn)的噪聲，有效降低輸出端的噪聲，增強(qiáng)信號(hào)的無(wú)損傳輸，從而更好的解決GOA噪聲功耗過(guò)大的技術(shù)問(wèn)題。圖9與圖2相比，低電平噪音幾乎沒(méi)有，PU點(diǎn)電壓下降階段更陡更光滑，這說(shuō)明HJ點(diǎn)電壓噪聲更低性能更好，PD點(diǎn)電壓下降階段更陡更光滑，高壓更穩(wěn)定，PU點(diǎn)電壓和ro點(diǎn)電壓的這些優(yōu)勢(shì)，使輸出端信號(hào)噪聲更低，性能更優(yōu)異，從而提升顯示器柵極驅(qū)動(dòng)的性能及穩(wěn)定性。
[0056]本發(fā)明的實(shí)施例還提供一種驅(qū)動(dòng)電路，包括上述任一項(xiàng)所述的移位寄存器。該驅(qū)動(dòng)電路，由于采用了上述任一項(xiàng)所述的移位寄存器，因而具有噪聲低、功耗低的特點(diǎn)，可以很好提升面板性能及良率。本實(shí)施例提供的驅(qū)動(dòng)電路尤其適用于GOA方案中。
[0057]本發(fā)明的實(shí)施例還提供一種顯示裝置，由于設(shè)置有上述的任一種驅(qū)動(dòng)電路，其面板性能及良率得以提升。所述顯示裝置可以為:液晶面板、電子紙、OLED面板、手機(jī)、平板電腦、電視機(jī)、顯示器、筆記本電腦、數(shù)碼相框、導(dǎo)航儀等任何具有顯示功能的產(chǎn)品或部件。
[0058]需要說(shuō)明的是，本說(shuō)明書(shū)實(shí)施例以及附圖中雖然以N型薄膜晶體管為例進(jìn)行說(shuō)明，但本領(lǐng)域技術(shù)人員均知可以將部分或全部管子替換為P型薄膜晶體管，由于管子選型以及由此引起的電路連接變動(dòng)，是本領(lǐng)域技術(shù)人員根據(jù)本發(fā)明公開(kāi)的內(nèi)容可以輕易的想到，屬于本發(fā)明的顯而易見(jiàn)的相似變形或相關(guān)擴(kuò)展，也用屬于本發(fā)明的保護(hù)范圍內(nèi)。
[0059]此外，為了便于清楚說(shuō)明，在本發(fā)明中采用了第一、第二等字樣對(duì)相似項(xiàng)進(jìn)行類(lèi)別區(qū)分，該第一、第二字樣并不在數(shù)量上對(duì)本發(fā)明進(jìn)行限制，只是對(duì)一種優(yōu)選的方式的舉例說(shuō)明，本領(lǐng)域技術(shù)人員根據(jù)本發(fā)明公開(kāi)的內(nèi)容，想到的顯而易見(jiàn)的相似變形或相關(guān)擴(kuò)展均屬于本發(fā)明的保護(hù)范圍內(nèi)。
[0060]本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，是可以通過(guò)計(jì)算機(jī)程序來(lái)指令相關(guān)的硬件來(lái)完成，所述的程序可存儲(chǔ)于一計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤(pán)、只讀存儲(chǔ)記憶體(Read-Only Memory，ROM)或隨機(jī)存儲(chǔ)記憶體(Random AccessMemory，RAM)等。
[0061]以上所述，僅為本發(fā)明的【具體實(shí)施方式】，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)該以權(quán)利要求的保護(hù)范圍為準(zhǔn)。
【主權(quán)項(xiàng)】
1.一種移位寄存器，包括:上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊，所述上拉控制模塊與所述上拉模塊通過(guò)第一節(jié)點(diǎn)連接在一起，所述下拉控制模塊和所述下拉模塊通過(guò)第二節(jié)點(diǎn)連接在一起;所述上拉控制模塊用以接收所述移位寄存器的第一輸入信號(hào)，并在所述第一輸入信號(hào)的作用下抬高所述第一節(jié)點(diǎn)處的電位;所述上拉模塊與所述輸出端相連，用以在所述第一節(jié)點(diǎn)處的電位的作用下抬高所述輸出端處的電位;所述下拉控制模塊，用以接收所述第一輸入信號(hào)，在所述第一輸入信號(hào)的作用下抬高所述第二節(jié)點(diǎn)處的電位;所述下拉模塊，與所述輸出端相連，用以在所述第二節(jié)點(diǎn)處的電位的作用下拉低所述輸出端處的電位;其特征在于，所述下拉控制模塊，包括: 第一薄膜晶體管，其控制端和其第一端連接在一起，并輸入第一時(shí)鐘信號(hào)； 第二薄膜晶體管，其控制端接收第一輸入信號(hào)，其第一端與所述第一薄膜晶體管的第二端相連，其第二端接入低電平信號(hào)； 第三薄膜晶體管，其控制端與所述第一薄膜晶體管的第二端相連，其第一端接入第二時(shí)鐘信號(hào)； 第四薄膜晶體管，其控制端接入所述第二時(shí)鐘信號(hào)，其第一端與所述第三薄膜晶體管的第二端相連，其第二端與所述第二節(jié)點(diǎn)相連； 第一電容，其第一端與所述第一薄膜晶體管的第二端、所述第三薄膜晶體管的控制端相連，其第二端接入低電平信號(hào)； 其中，所述第一時(shí)鐘信號(hào)與所述第二時(shí)鐘信號(hào)反相。2.根據(jù)權(quán)利要求1所述的移位寄存器，其特征在于，所述下拉控制模塊，還包括: 第五薄膜晶體管，其控制端輸入所述第一輸入信號(hào)，其第一端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)； 第六薄膜晶體管，其控制端與所述輸出端相連，其第一端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)。3.根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述上拉模塊，包括: 第七薄膜晶體管，其控制端與所述第一節(jié)點(diǎn)相連，其第一端輸入所述第一時(shí)鐘信號(hào)，其第二端與所述輸出端相連； 第八薄膜晶體管，其控制端與所述第一節(jié)點(diǎn)相連，其第一端與其第二端連接在一起，并與所述第七薄膜晶體管的第二端及所述輸出端相連。4.根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述下拉模塊包括: 第九薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第一端與所述輸出端相連，其第二端接入低電平信號(hào)； 第十薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第一端與其第二端均接入低電平信號(hào)。5.根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述上拉模塊與所述上拉控制模塊之間還設(shè)置有: 第十一薄膜晶體管，其控制端接入高電平信號(hào)，其第一端與所述上拉控制模塊的輸出端相連，其第二端與所述第二節(jié)點(diǎn)相連。6.根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述上拉控制模塊，包括: 第十二薄膜晶體管，其控制端接入所述第一輸入信號(hào)，其第一端接入高電平信號(hào)； 第十三薄膜晶體管，其控制端與所述第二節(jié)點(diǎn)相連，其第二端接入低電平信號(hào)，其第一端與所述第十二薄膜晶體管的第二端連接在一起，并作為所述上拉控制模塊的輸出端與所述第一節(jié)點(diǎn)相連。7.根據(jù)權(quán)利要求1或2所述的移位寄存器，其特征在于，所述移位寄存器，還包括:正反掃控制模塊，所述正反掃控制模塊包括: 第十四薄膜晶體管，其控制端接入正掃控制信號(hào)，其第一端接入上一級(jí)移位寄存器的輸出信號(hào)； 第十五薄膜晶體管，其控制端接入反掃控制信號(hào)，其第二端接入下一級(jí)移位寄存器的輸出信號(hào)，其第一端與所述第十四薄膜晶體管的第二端連接在一起，并作為所述正反掃控制模塊的輸出端，向所述上拉控制模塊輸出所述第一輸入信號(hào)。8.—種驅(qū)動(dòng)電路，其特征在于，包括權(quán)利要求1-7任一項(xiàng)所述的移位寄存器。9.一種顯示裝置，其特征在于，設(shè)置有權(quán)利要求8所述的驅(qū)動(dòng)電路。10.—種移位寄存器的驅(qū)動(dòng)方法，適用于權(quán)利要求1-7任一項(xiàng)所述的移位寄存器，其特征在于，所述驅(qū)動(dòng)方法包括: 第一階段，第一時(shí)鐘信號(hào)輸出低電平，第二時(shí)鐘信號(hào)輸出高電平，第一輸入信號(hào)為高電平，第一輸入信號(hào)使下拉控制模塊中的第二薄膜晶體管打開(kāi)，低電平信號(hào)通過(guò)第二薄膜晶體管輸入第一電容的第一端，同時(shí)上拉控制模塊在所述第一輸入信號(hào)的作用下抬高第一節(jié)點(diǎn)處的電位； 第二階段，第一時(shí)鐘信號(hào)輸出高電平，第二時(shí)鐘信號(hào)輸出低電平，第一輸入信號(hào)為低電平，所述下拉控制模塊中，第一輸入信號(hào)的低電平使第二薄膜晶體管關(guān)閉，第一時(shí)鐘信號(hào)輸出的高電平打開(kāi)第一薄膜晶體管，所述第一時(shí)鐘信號(hào)輸出的高電平向第一電容充電，同時(shí)上拉模塊在所述第一節(jié)點(diǎn)處的高電位作用下抬高輸出端處的電位； 第三階段，第一時(shí)鐘信號(hào)輸出低電平，第二時(shí)鐘信號(hào)輸出高電平，第一輸入信號(hào)為低電平，所述下拉控制模塊中，所述第一輸入信號(hào)的低電平使第二薄膜晶體管關(guān)閉，所述第一時(shí)鐘信號(hào)輸出的低電平關(guān)閉第一薄膜晶體管，所述第二時(shí)鐘信號(hào)輸出的高電平打開(kāi)第四薄膜晶體管，由于第一電容的電位保持作用，第三薄膜晶體管也打開(kāi)，所述第二時(shí)鐘信號(hào)輸出的高電平經(jīng)所述第三薄膜晶體管和所述第四薄膜晶體管輸入第二節(jié)點(diǎn)處，抬高所述第二節(jié)點(diǎn)處的電位，下拉模塊在所述第二節(jié)點(diǎn)處的電位的作用下拉低輸出端處的電位。11.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)方法適用于權(quán)利要求2所述的移位寄存器，其中， 所述第一階段，所述第一輸入信號(hào)的高電平使所述下拉控制模塊中的第五薄膜晶體管開(kāi)啟，低電壓信號(hào)拉低所述第二節(jié)點(diǎn)的電位； 所述第二階段，所述第一輸入信號(hào)的低電平使所述下拉控制模塊中的第五薄膜晶體管關(guān)閉，所述輸入端的高電位打開(kāi)第六薄膜晶體管，低電壓信號(hào)繼續(xù)拉低所述第二節(jié)點(diǎn)的電位； 所述第三階段，所述第一輸入信號(hào)的低電平使所述下拉控制模塊中的第五薄膜晶體管關(guān)閉，所述輸入端的低電位關(guān)閉第六薄膜晶體管。12.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)方法適用于權(quán)利要求3所述的移位寄存器，其中，所述驅(qū)動(dòng)方法中，所述第八薄膜晶體管等效于一個(gè)電容。13.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)方法適用于權(quán)利要求4所述的移位寄存器，其中，所述驅(qū)動(dòng)方法中，第十薄膜晶體管等效于一個(gè)電容。14.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)方法適用于權(quán)利要求5所述的移位寄存器，其中，所述驅(qū)動(dòng)方法中，所述上拉控制模塊通過(guò)一個(gè)處于常開(kāi)狀態(tài)的薄膜晶體管向第一節(jié)點(diǎn)傳輸信號(hào)。15.根據(jù)權(quán)利要求10所述的驅(qū)動(dòng)方法，其特征在于，所述驅(qū)動(dòng)方法適用于權(quán)利要求6所述的移位寄存器，其中，所述驅(qū)動(dòng)方法中還包括: 所述第一階段，所述第一輸入信號(hào)的高電平打開(kāi)第十二薄膜晶體管和第五薄膜晶體管，高電平信號(hào)傳遞給第一節(jié)點(diǎn)抬高所述第一節(jié)點(diǎn)的電位，同時(shí)低電平信號(hào)傳遞給第二節(jié)點(diǎn)，拉低第二節(jié)點(diǎn)的電位； 所述第二階段，所述第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管和第五薄膜晶體管，第一時(shí)鐘信號(hào)的高電平使第七薄膜晶體管打開(kāi)，所述輸出端輸出高電平，第一節(jié)點(diǎn)的電位進(jìn)一步升高，輸入端的高電平打開(kāi)第六薄膜晶體管，低電平信號(hào)繼續(xù)傳遞給第二節(jié)點(diǎn)使第二節(jié)點(diǎn)繼續(xù)維持低電位； 所述第三階段，所述第一輸入信號(hào)的低電平關(guān)閉第十二薄膜晶體管和第五薄膜晶體管，輸入端的低電平關(guān)閉第六薄膜晶體管，第二節(jié)點(diǎn)的高電平使第十三薄膜晶體管打開(kāi)，低電平信號(hào)繼續(xù)傳遞給第一節(jié)點(diǎn)，拉低所述第一節(jié)點(diǎn)的電位。
【文檔編號(hào)】G11C19/28GK106023919SQ201610509426
【公開(kāi)日】2016年10月12日
【申請(qǐng)日】2016年6月30日
【發(fā)明人】黃飛
【申請(qǐng)人】京東方科技集團(tuán)股份有限公司, 鄂爾多斯市源盛光電有限責(zé)任公司