Goa電路及液晶顯示面板的制作方法
【專利摘要】本發(fā)明提供一種GOA電路及液晶顯示面板，其包括上拉控制模塊、上拉模塊、下拉模塊、下傳模塊、下拉維持模塊、自舉電容、第一恒壓低電平源以及第二恒壓低電平源，上拉控制模塊分別與上拉模塊、下拉模塊、下傳模塊、下拉維持模塊以及自舉電容電性連接；下拉模塊與上拉模塊電性連接；下拉模塊與第二恒壓低電平源電性連接；下拉維持模塊分別與第一恒壓低電平源、第二恒壓低電平源電性連接；下拉模塊包括電壓補償子模塊；本發(fā)明的GOA電路及液晶顯示面板，通過在下拉控制模塊中設(shè)置電壓補償子模塊，解決了現(xiàn)有GOA電路及液晶顯示面板因薄膜晶體管閾值電壓往負值移動導(dǎo)致掃描信號充電不足，進而造成掃描信號輸出異常，影響顯示的技術(shù)問題。
【專利說明】
GOA電路及液晶顯不面板
技術(shù)領(lǐng)域
[000? ]本發(fā)明涉及液晶顯不技術(shù)領(lǐng)域，尤其涉及一種GOA電路及具有所述GOA電路的液晶顯示面板。
【背景技術(shù)】
[0002]IGZO作為現(xiàn)今非常熱門的TFT有源層，得到廣泛關(guān)注，對于IGZO-TFT器件，由于制程中氧空缺難控制，所以IGZO-TFT經(jīng)常會表現(xiàn)為耗盡型TFT，也是說當(dāng)Vgs的電壓為負的時候，TFT器件已經(jīng)打開;IGZO-TFT這一缺點，對GOA電路的表現(xiàn)產(chǎn)生嚴(yán)重的影響。
[0003]Gate Driver On Array，簡稱GOA，S卩在現(xiàn)有薄膜晶體管液晶顯示面板的陣列基板上制作掃描驅(qū)動電路，實現(xiàn)對掃描線逐行掃描的驅(qū)動方式。現(xiàn)有的GOA電路的結(jié)構(gòu)示意圖如圖1所示，該GOA電路包括上拉控制模塊101、上拉模塊102、下傳模塊103、下拉模塊104、自舉電容以及下拉維持模塊105。
[0004]所述下拉模塊104包括一薄膜晶體管，該薄膜晶體管的源極連接恒壓低電平源DCL，該薄膜晶體管的柵極連接下一級的掃描信號G(N+1)，該薄膜晶體管的漏極連接上拉控制模塊的輸出端。
[0005]該薄膜晶體管長時間工作時，其閾值電壓會往負值移動，導(dǎo)致掃描信號充電不足，造成掃描信號輸出異常，進而影響液晶顯示面板的顯示效果。
[0006]故，有必要提供一種GOA電路，以解決現(xiàn)有技術(shù)所存在的問題。

【發(fā)明內(nèi)容】

[0007]本發(fā)明提供一種GOA電路，能夠抑制薄膜晶體管閾值電壓往負值移動的GOA電路，以解決現(xiàn)有的GOA電路因薄膜晶體管閾值電壓往負值移動使得掃描信號輸出異常，進而影響顯示的技術(shù)問題。
[0008]為解決上述問題，本發(fā)明提供的技術(shù)方案如下:
[0009]本發(fā)明提供一種GOA電路，包括:
[0010]上拉控制模塊，用于接收上一級的掃描信號生成本級的掃描電平信號；
[0011]上拉模塊，用于根據(jù)所述本級的掃描電平信號以及本級的時鐘信號拉升所述本級的掃描信號；
[0012]下拉模塊，用于根據(jù)下一級的掃描信號拉低所述本級的掃描電平信號；
[0013]下傳模塊，用于根據(jù)所述本級的掃描電平信號以及本級的時鐘信號生成本級的級傳信號；
[0014]下拉維持模塊，用于維持所述本級的掃描電平信號的低電平；
[0015]自舉電容，用于生成所述本級的掃描信號的高電平；以及
[0016]第一恒壓低電平源，用于提供第一恒壓低電平；
[0017]第二恒壓低電平源，用于提供第二恒壓低電平；
[0018]其中所述上拉控制模塊分別與所述上拉模塊、所述下拉模塊、所述下傳模塊、所述下拉維持模塊以及所述自舉電容電性連接;所述下拉模塊與所述上拉模塊電性連接;所述下拉模塊與所述第二恒壓低電平源電性連接;所述下拉維持模塊分別與所述第一恒壓低電平源、所述第二恒壓低電平源電性連接。
[0019]在本發(fā)明的GOA電路中，所述下拉模塊包括第四十一薄膜晶體管及連接所述第四十一薄膜晶體管的電壓補償子模塊，所述電壓補償子模塊包括第一薄膜晶體管、第四十薄膜晶體管以及第一恒壓高電平源；
[0020]所述第一薄膜晶體管的柵極連接本級的級傳信號的輸出端，所述第一薄膜晶體管的源極連接所述第一恒壓高電平源，所述第一薄膜晶體管的漏極連接所述第四十薄膜晶體管的漏極；
[0021]所述第四十薄膜晶體管的柵極與源極均連接所述上拉控制模塊的輸出端；
[0022]所述第四十一薄膜晶體管的柵極連接下一級的掃描信號，所述第四十一薄膜晶體管的源極連接所述第二恒壓低電平源，所述第四十一薄膜晶體管的漏極連接所述第四十薄膜晶體管的漏極。
[0023]在本發(fā)明的GOA電路中，所述上拉控制模塊包括第十一薄膜晶體管與第二恒壓高電平源；
[0024]所述第十一薄膜晶體管的柵極連接所述第二恒壓高電平源，所述第十一薄膜晶體管的源極連接所述上一級的掃描信號，所述第十一薄膜晶體管的漏極連接所述上拉控制模塊的輸出端。
[0025]在本發(fā)明的GOA電路中，所述上拉模塊包括包括第二十一薄膜晶體管，所述第二十一薄膜晶體管的柵極連接所述上拉控制模塊的輸出端，所述第二十一薄膜晶體管的源極連接所述本級的時鐘信號，所述第二十一薄膜晶體管的漏極連接所述本級的掃描信號。
[0026]在本發(fā)明的GOA電路中，所述下傳模塊包括包括第二十二薄膜晶體管，所述第二十二薄膜晶體管的柵極連接所述上拉控制模塊的輸出端，所述第二十二薄膜晶體管的源極連接所述本級的時鐘信號，所述第二十二薄膜晶體管的漏極連接所述本級的級傳信號。
[0027]在本發(fā)明的GOA電路中，所述下拉維持模塊包括第三十二薄膜晶體管、第四十二薄膜晶體管、第五十一薄膜晶體管、第五十二薄膜晶體管、第五十三薄膜晶體管、第五十四薄膜晶體管、第七十三薄膜晶體管、第七十四薄膜晶體管、第八十一薄膜晶體管、第八十二薄膜晶體管以及第三恒壓高電平源；
[0028]所述第三十二薄膜晶體管的柵極連接所述第五十三薄膜晶體管的漏極，所述第三十二薄膜晶體管的源極連接所述第一恒壓低電平源，所述第三十二薄膜晶體管的漏極連接所述本級的掃描信號；
[0029]所述第四十二薄膜晶體管的柵極連接所述第五十三薄膜晶體管的漏極，所述第四十二薄膜晶體管的漏極連接所述上拉控制模塊的輸出端，所述第四十二薄膜晶體管的源極連接所述第八十一薄膜晶體管的漏極；
[0030]所述第五十一薄膜晶體管的柵極與源極連接所述第三恒壓高電平源，所述第五十一薄膜晶體管的漏極連接所述第五十二薄膜晶體管的源極；
[0031]所述第五十二薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第五十二薄膜晶體管的源極連接所述第一恒壓低電平源；
[0032]所述第五十三薄膜晶體管的柵極連接所述第五十一薄膜晶體管的漏極，所述第五十三薄膜晶體管的源極連接所述第三恒壓高電平源，所述第五十三薄膜晶體管的漏極連接所述第五十四薄膜晶體管的漏極；
[0033]所述第五十四薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第五十四薄膜晶體管的源極連接所述第七十三薄膜晶體管的漏極；
[0034]所述第七十三薄膜晶體管的柵極連接所述第五十一薄膜晶體管的漏極，所述第七十三薄膜晶體管的源極連接所述第三恒壓高電平源；
[0035]所述第七十四薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第七十四薄膜晶體管的源極連接所述第二恒壓低電平源，所述第七十四薄膜晶體管的漏極連接所述第五十四薄膜晶體管的源極；
[0036]所述第八十一薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第八十一薄膜晶體管的源極連接所述第三恒壓高電平源；
[0037]所述第八十二薄膜晶體管的柵極連接所述第三十二薄膜晶體管的柵極，所述第八十二薄膜晶體管的源極連接所述第二恒壓低電平源，所述第八十二薄膜晶體管的漏極連接所述第八十一薄膜晶體管的漏極。
[0038]在本發(fā)明的GOA電路中，所述第一恒壓低電平源與所述第二恒壓低電平源的電平值為-5?-8V。
[0039]在本發(fā)明的GOA電路中，所述第一恒壓高電平源、所述第二恒壓高電平源及所述第三恒壓高電平源的電平值為20?30V。
[0040]在本發(fā)明的GOA電路中，所述自舉電容的一端連接所述上拉控制模塊的輸出端，另一端連接所述本級的掃描信號。
[0041]依據(jù)本發(fā)明的上述目的，提出一種液晶顯示面板，包括以上的GOA電路。
[0042]本發(fā)明的有益效果為:相較于現(xiàn)有的GOA電路及液晶顯示面板，本發(fā)明的GOA電路及液晶顯示面板通過在下拉控制模塊中設(shè)置了電壓補償子模塊，可以抑制因薄膜晶體管長時間工作，使得其閾值電壓往負值移動，進而不會使得掃描信號輸出異常，影響顯示;解決了現(xiàn)有的GOA電路及液晶顯示面板因薄膜晶體管的閾值電壓往負值移動導(dǎo)致掃描信號充電不足，進而造成掃描信號輸出異常，影響顯示的技術(shù)問題。
【附圖說明】
[0043]為了更清楚地說明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單介紹，顯而易見地，下面描述中的附圖僅僅是發(fā)明的一些實施例，對于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)這些附圖獲得其他的附圖。
[0044]圖1為一種現(xiàn)有的GOA電路的結(jié)構(gòu)示意圖；
[0045]圖2為本發(fā)明的GOA電路的優(yōu)選實施例的結(jié)構(gòu)示意圖；
[0046]圖3為本發(fā)明的GOA電路的優(yōu)選實施例的信號波形圖。
【具體實施方式】
[0047]以下各實施例的說明是參考附加的圖示，用以例示本發(fā)明可用以實施的特定實施例。本發(fā)明所提到的方向用語，例如[上]、[下]、[前]、[后]、[左]、[右]、[內(nèi)]、[外]、[側(cè)面]等，僅是參考附加圖式的方向。因此，使用的方向用語是用以說明及理解本發(fā)明，而非用以限制本發(fā)明。在圖中，結(jié)構(gòu)相似的單元是用以相同標(biāo)號表示。
[0048]本發(fā)明針對現(xiàn)有的GOA電路，薄膜晶體管長時間工作時，其閾值電壓會往負值移動，導(dǎo)致掃描信號充電不足，造成掃描信號輸出異常，進而影響液晶顯示面板的顯示效果的技術(shù)問題，本實施例能夠解決該缺陷。
[0049]參見圖2，為本發(fā)明的GOA電路的優(yōu)選實施例結(jié)構(gòu)示意圖；
[0050]本優(yōu)選實施例的GOA電路包括上拉控制模塊201、上拉模塊202、下拉模塊204、下傳模塊203、下拉維持模塊205、自舉電容Cbt、第一恒壓低電平源Vss及第二恒壓低電平源DCL;所述上拉控制模塊201用于接收上一級的掃描信號G(N-1)，生成掃描電平信號；上拉模塊202，用于根據(jù)所述掃描電平信號拉升所述本級的掃描信號G(N);下拉模塊204，用于根據(jù)下一級的掃描信號G (N+1)拉低所述本級的掃描電平信號；下傳模塊203，用于根據(jù)所述本級的掃描信號G(N)以及本級的時鐘信號CK，生成本級的級傳信號ST(N);下拉維持模塊205，用于維持所述本級的掃描信號G(N)的低電平；自舉電容Cbt設(shè)置于上拉控制模塊201的輸出端以及所述本級的掃描信號G(N)的輸出端之間，用于生成所述本級的掃描信號G(N)的高電平；第一恒壓低電平源Vss，用于提供第一恒壓低電平;第二恒壓低電平源DCL，用于提供第二恒壓低電平；
[0051]其中，所述上拉控制模塊201分別與所述上拉模塊202、所述下拉模塊204、所述下傳模塊203、所述下拉維持模塊205以及所述自舉電容Cbt電性連接;所述下拉模塊204與所述上拉模塊202電性連接;所述下拉模塊204與所述第二恒壓低電平源DCL電性連接;所述下拉維持模塊205分別與所述第一恒壓低電平源Vss、所述第二恒壓低電平源DCL電性連接。
[0052]在本發(fā)明的GOA電路中，所述下拉模塊204包括第四十一薄膜晶體管T41及連接所述第四十一薄膜晶體管T41的電壓補償子模塊206，所述電壓補償子模塊206包括第一薄膜晶體管Tl、第四十薄膜晶體管T40以及第一恒壓高電平源VGH;
[0053]所述第一薄膜晶體管Tl的柵極連接本級的級傳信號ST(N)的輸出端，所述第一薄膜晶體管Tl的源極連接所述第一恒壓高電平源VGH，所述第一薄膜晶體管Tl的漏極連接所述第四十薄膜晶體管T40的漏極；
[0054]所述第四十薄膜晶體管T40的柵極與源極均連接所述上拉控制模塊201的輸出端；
[0055]所述第四十一薄膜晶體管T41的柵極連接下一級的掃描信號G(N+1)，所述第四十一薄膜晶體管T41的源極連接所述第二恒壓低電平源DCL，所述第四十一薄膜晶體管T41的漏極連接所述第四十薄膜晶體管T40的漏極。
[0056]所述上拉控制模塊201包括第^^一薄膜晶體管TlI與第二恒壓高電平源DCHl;
[0057]所述第十一薄膜晶體管Tll的柵極連接所述第二恒壓高電平源DCHl，所述第十一薄膜晶體管Tll的源極連接所述上一級的掃描信號G(N-1)，所述第十一薄膜晶體管Tll的漏極連接所述上拉控制模塊201的輸出端。
[0058]所述上拉模塊202包括包括第二十一薄膜晶體管T21，所述第二十一薄膜晶體管T21的柵極連接所述上拉控制模塊201的輸出端，所述第二十一薄膜晶體管T21的源極連接所述本級的時鐘信號CK，所述第二十一薄膜晶體管T21的漏極連接所述本級的掃描信號G(N)。
[0059]所述下傳模塊203包括包括第二十二薄膜晶體管T22，所述第二十二薄膜晶體管T22的柵極連接所述上拉控制模塊201的輸出端，所述第二十二薄膜晶體管T22的源極連接所述本級的時鐘信號CK，所述第二十二薄膜晶體管T22的漏極連接所述本級的級傳信號ST(N)。
[0060]所述下拉維持模塊205包括第三十二薄膜晶體管T32、第四十二薄膜晶體管T42、第五十一薄膜晶體管T51、第五十二薄膜晶體管T52、第五十三薄膜晶體管T53、第五十四薄膜晶體管T54、第七十三薄膜晶體管T73、第七十四薄膜晶體管T74、第八^^一薄膜晶體管T81、第八十二薄膜晶體管T82以及第三恒壓高電平源DCH2;
[0061]所述第三十二薄膜晶體管T32的柵極連接所述第五十三薄膜晶體管T53的漏極，所述第三十二薄膜晶體管T32的源極連接所述第一恒壓低電平源Vss，所述第三十二薄膜晶體管T32的漏極連接所述本級的掃描信號G(N);
[0062]所述第四十二薄膜晶體管T42的柵極連接所述第五十三薄膜晶體管T53的漏極，所述第四十二薄膜晶體管T42的漏極連接所述上拉控制模塊201的輸出端，所述第四十二薄膜晶體管T42的源極連接所述第八十一薄膜晶體管T81的漏極；
[0063]所述第五十一薄膜晶體管T51的柵極與源極連接所述第三恒壓高電平源DCH2，所述第五十一薄膜晶體管T51的漏極連接所述第五十二薄膜晶體管T52的源極；
[0064]所述第五十二薄膜晶體管T52的柵極連接所述第十一薄膜晶體管Tll的漏極，所述第五十二薄膜晶體管T52的源極連接所述第一恒壓低電平源Vss;
[0065]所述第五十三薄膜晶體管T53的柵極連接所述第五十一薄膜晶體管T51的漏極，所述第五十三薄膜晶體管T53的源極連接所述第三恒壓高電平源DCH2，所述第五十三薄膜晶體管T53的漏極連接所述第五十四薄膜晶體管T54的漏極；
[0066]所述第五十四薄膜晶體管T54的柵極連接所述第十一薄膜晶體管Tll的漏極，所述第五十四薄膜晶體管T54的源極連接所述第七十三薄膜晶體管T73的漏極；
[0067]所述第七十三薄膜晶體管T73的柵極連接所述第五十一薄膜晶體管T51的漏極，所述第七十三薄膜晶體管T73的源極連接所述第三恒壓高電平源DCH2;
[0068]所述第七十四薄膜晶體管T74的柵極連接所述第十一薄膜晶體管Tll的漏極，所述第七十四薄膜晶體管T74的源極連接所述第二恒壓低電平源DCL，所述第七十四薄膜晶體管T74的漏極連接所述第五十四薄膜晶體管T54的源極；
[0069]所述第八十一薄膜晶體管T81的柵極連接所述第十一薄膜晶體管Tll的漏極，所述第八i^一薄膜晶體管T81的源極連接所述第三恒壓高電平源DCH2;
[0070]所述第八十二薄膜晶體管T82的柵極連接所述第三十二薄膜晶體管T32的柵極，所述第八十二薄膜晶體管T82的源極連接所述第二恒壓低電平源DCL，所述第八十二薄膜晶體管T82的漏極連接所述第八十一薄膜晶體管T81的漏極。
[0071]所述第一恒壓低電平源Vss與所述第二恒壓低電平源DCL的電平值為-5?-8V。
[0072]所述第一恒壓高電平源VGH、所述第二恒壓高電平源DCHl及所述第三恒壓高電平源DCH2的電平值為20?30V。
[0073 ]所述自舉電容Cbt的一端連接所述上拉控制模塊201的輸出端，另一端連接所述本級的掃描信號G(N)。
[0074]參見圖3，為本發(fā)明的GOA電路的優(yōu)選實施例的信號波形圖；
[0075]參見圖2及圖3，本優(yōu)選實施例的GOA電路在使用時，當(dāng)上一級的掃描信號G(N-1)為高電平時，第i^一薄膜晶體管Tll導(dǎo)通，第二恒壓高電平源DCHl通過第^^一薄膜晶體管Tll給自舉電容Cbt充電，使得第一參考點Q(N)上升到一較高的電平。
[0076]隨后上一級的掃描信號G(N-1)轉(zhuǎn)為低電平，第十一薄膜晶體管Tll關(guān)閉，第一參考點Q(N)通過自舉電容Cbt維持一較高的電平。同時，本級的時鐘信號CK轉(zhuǎn)為高電平，第一參考點Q(N)輸出的恒壓高電平依次穿過第二十二薄膜晶體管T22與第二十一薄膜晶體管T21的柵極，第二十二薄膜晶體管T22與第二十一薄膜晶體管T21打開，本級的時鐘信號CK通過第二十一薄膜晶體管T21繼續(xù)給自舉電容Cbt充電，使得第一參考點Q(N)達到一更高的電平，本級的掃描信號G (N)和本級的級傳信號ST (N)也轉(zhuǎn)為高電平。
[0077]當(dāng)本級的掃描信號G(N)為高電平，本級的級傳信號ST(N)為高電平，下一級的掃描信號G(N+1)為低電平時，第一薄膜晶體管Tl導(dǎo)通，第一恒壓高電平源VGH產(chǎn)生的恒壓高電平傳至第二參考點P(N)，恒壓高電平經(jīng)第四十薄膜晶體管T40傳至上拉控制模塊201的輸出端，由于下一級的掃描信號G(N+1)關(guān)閉，所以第一參考點Q(N)的高電平不會被拉下來。
[0078]第七十三薄膜晶體管T73的柵極連接第五^^一薄膜晶體管T51的漏極，第三恒壓高電平源DCH2輸出恒壓高電平，第五十一薄膜晶體管T51打開，恒壓高電平經(jīng)第五十一薄膜晶體管T51傳至第七十三薄膜晶體管T73，第七十三薄膜晶體管T73打開，將恒壓高電平傳至下一級。
[0079]第二恒壓高電平源DCH2開啟，第^^一薄膜晶體管TlI打開，第二恒壓高電平源DCH2產(chǎn)生的恒壓高電平經(jīng)第十一薄膜晶體管Tll傳至第七十四薄膜晶體管T74，第七十四薄膜晶體管T74打開，將恒壓高平傳至第八^^一薄膜晶體管T81，第八^^一薄膜晶體管T81打開，將恒壓高電平傳至下一級。
[0080]第一恒壓低電平源Vss產(chǎn)生的第一恒壓低電平傳至第三十二薄膜晶體管T32，本級的掃描信號G(N)轉(zhuǎn)為低電平。
[0081]當(dāng)本級的掃描信號G(N)開始關(guān)閉時，本級的級傳信號ST(N)為低電平，第一薄膜晶體管Tl關(guān)閉，第一恒壓高電平源VGH不會向第二參考點P(N)輸入高電平；同時，下一級的掃描信號G (N+1)打開，為高電平，第四^ 薄膜晶體管T41打開，第一參考點Q (N)被下拉到第二恒壓低電平源DCL的低電平，本級的掃描信號G(N)被下拉到低電平，所以，輸出的波形一直是正常的。
[0082]由于第一參考點Q(N)轉(zhuǎn)為低電平，使得第五十二薄膜晶體管T52和第五十四薄膜晶體管T54關(guān)閉，同時，第三恒壓高電平源DCH2產(chǎn)生的恒壓高電平使得第五十一薄膜晶體管T51和第五十三薄膜晶體管T53打開，第三恒壓高電平源DCH2產(chǎn)生的恒壓高電平傳至第三參考點K(N)，使得第四十二薄膜晶體管T42打開，第二恒壓低電平源DCL產(chǎn)生的第二恒壓低電平，經(jīng)過第八十二薄膜晶體管T82傳至第四十二薄膜晶體管T42的柵極，維持第一參考點Q(N)的低電平。
[0083]本發(fā)明的GOA電路，通過在下拉模塊204中增加了電壓補償模塊，以保證第一參考點Q(N)及本級的掃描信號G(N)供電充足，從而提高GOA電路的可靠性。
[0084]本發(fā)明還提供一種液晶顯示面板，本優(yōu)選實施例的液晶顯示面板包括如圖2和3所示的前述實施例中的GOA電路，在此不再贅述。
[0085]本發(fā)明的液晶顯示面板，通過在下拉模塊204中增加了電壓補償子模塊206，以保證第一參考點Q(N)及本級的掃描信號G(N)供電充足，從而提高GOA電路的可靠性，進一步提升液晶顯示面板的顯示效果。
[0086]綜上所述，雖然本發(fā)明已以優(yōu)選實施例揭露如上，但上述優(yōu)選實施例并非用以限制本發(fā)明，本領(lǐng)域的普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，均可作各種更動與潤飾，因此本發(fā)明的保護范圍以權(quán)利要求界定的范圍為準(zhǔn)。
【主權(quán)項】
1.一種GOA電路，其特征在于，包括: 上拉控制模塊，用于接收上一級的掃描信號生成本級的掃描電平信號； 上拉模塊，用于根據(jù)所述本級的掃描電平信號以及本級的時鐘信號拉升所述本級的掃描信號； 下拉模塊，用于根據(jù)下一級的掃描信號拉低所述本級的掃描電平信號； 下傳模塊，用于根據(jù)所述本級的掃描電平信號以及本級的時鐘信號生成本級的級傳信號； 下拉維持模塊，用于維持所述本級的掃描電平信號的低電平； 自舉電容，用于生成所述本級的掃描信號的高電平；以及 第一恒壓低電平源，用于提供第一恒壓低電平； 第二恒壓低電平源，用于提供第二恒壓低電平； 其中所述上拉控制模塊分別與所述上拉模塊、所述下拉模塊、所述下傳模塊、所述下拉維持模塊以及所述自舉電容電性連接;所述下拉模塊與所述上拉模塊電性連接;所述下拉模塊與所述第二恒壓低電平源電性連接;所述下拉維持模塊分別與所述第一恒壓低電平源、所述第二恒壓低電平源電性連接。2.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述下拉模塊包括第四十一薄膜晶體管及連接所述第四十一薄膜晶體管的電壓補償子模塊，所述電壓補償子模塊包括第一薄膜晶體管、第四十薄膜晶體管以及第一恒壓高電平源； 所述第一薄膜晶體管的柵極連接本級的級傳信號的輸出端，所述第一薄膜晶體管的源極連接所述第一恒壓高電平源，所述第一薄膜晶體管的漏極連接所述第四十薄膜晶體管的漏極； 所述第四十薄膜晶體管的柵極與源極均連接所述上拉控制模塊的輸出端； 所述第四十一薄膜晶體管的柵極連接下一級的掃描信號，所述第四十一薄膜晶體管的源極連接所述第二恒壓低電平源，所述第四十一薄膜晶體管的漏極連接所述第四十薄膜晶體管的漏極。3.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述上拉控制模塊包括第十一薄膜晶體管與第二恒壓高電平源； 所述第十一薄膜晶體管的柵極連接所述第二恒壓高電平源，所述第十一薄膜晶體管的源極連接所述上一級的掃描信號，所述第十一薄膜晶體管的漏極連接所述上拉控制模塊的輸出端。4.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述上拉模塊包括包括第二十一薄膜晶體管，所述第二十一薄膜晶體管的柵極連接所述上拉控制模塊的輸出端，所述第二十一薄膜晶體管的源極連接所述本級的時鐘信號，所述第二十一薄膜晶體管的漏極連接所述本級的掃描信號。5.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述下傳模塊包括包括第二十二薄膜晶體管，所述第二十二薄膜晶體管的柵極連接所述上拉控制模塊的輸出端，所述第二十二薄膜晶體管的源極連接所述本級的時鐘信號，所述第二十二薄膜晶體管的漏極連接所述本級的級傳信號。6.根據(jù)權(quán)利要求3所述的GOA電路，其特征在于，所述下拉維持模塊包括第三十二薄膜晶體管、第四十二薄膜晶體管、第五十一薄膜晶體管、第五十二薄膜晶體管、第五十三薄膜晶體管、第五十四薄膜晶體管、第七十三薄膜晶體管、第七十四薄膜晶體管、第八十一薄膜晶體管、第八十二薄膜晶體管以及第三恒壓高電平源； 所述第三十二薄膜晶體管的柵極連接所述第五十三薄膜晶體管的漏極，所述第三十二薄膜晶體管的源極連接所述第一恒壓低電平源，所述第三十二薄膜晶體管的漏極連接所述本級的掃描信號； 所述第四十二薄膜晶體管的柵極連接所述第五十三薄膜晶體管的漏極，所述第四十二薄膜晶體管的漏極連接所述上拉控制模塊的輸出端，所述第四十二薄膜晶體管的源極連接所述第八十一薄膜晶體管的漏極； 所述第五十一薄膜晶體管的柵極與源極連接所述第三恒壓高電平源，所述第五十一薄膜晶體管的漏極連接所述第五十二薄膜晶體管的源極； 所述第五十二薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第五十二薄膜晶體管的源極連接所述第一恒壓低電平源； 所述第五十三薄膜晶體管的柵極連接所述第五十一薄膜晶體管的漏極，所述第五十三薄膜晶體管的源極連接所述第三恒壓高電平源，所述第五十三薄膜晶體管的漏極連接所述第五十四薄膜晶體管的漏極； 所述第五十四薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第五十四薄膜晶體管的源極連接所述第七十三薄膜晶體管的漏極； 所述第七十三薄膜晶體管的柵極連接所述第五十一薄膜晶體管的漏極，所述第七十三薄膜晶體管的源極連接所述第三恒壓高電平源； 所述第七十四薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第七十四薄膜晶體管的源極連接所述第二恒壓低電平源，所述第七十四薄膜晶體管的漏極連接所述第五十四薄膜晶體管的源極； 所述第八十一薄膜晶體管的柵極連接所述第十一薄膜晶體管的漏極，所述第八十一薄膜晶體管的源極連接所述第三恒壓高電平源； 所述第八十二薄膜晶體管的柵極連接所述第三十二薄膜晶體管的柵極，所述第八十二薄膜晶體管的源極連接所述第二恒壓低電平源，所述第八十二薄膜晶體管的漏極連接所述第八十一薄膜晶體管的漏極。7.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述第一恒壓低電平源與所述第二恒壓低電平源的電平值為-5?-8V。8.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述第一恒壓高電平源、所述第二恒壓高電平源及所述第三恒壓高電平源的電平值為20?30V。9.根據(jù)權(quán)利要求1所述的GOA電路，其特征在于，所述自舉電容的一端連接所述上拉控制模塊的輸出端，另一端連接所述本級的掃描信號。10.—種液晶顯示面板，其特征在于，包括權(quán)利要求1-9任一所述的GOA電路。
【文檔編號】G09G3/36GK106057157SQ201610623424
【公開日】2016年10月26日
【申請日】2016年8月1日
【發(fā)明人】石龍強
【申請人】深圳市華星光電技術(shù)有限公司