顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法
【專利摘要】本發(fā)明公開了一種顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法，該顯示面板包括面內(nèi)薄膜晶體管、像素電極層、第一和第二金屬層測(cè)試端子以及像素電極層測(cè)試端子，面內(nèi)薄膜晶體管包括第一和第二金屬層，測(cè)試用薄膜晶體管的第一通路端與第一金屬層的第一端部電連接，第二通路端與像素電極層的第一端部電連接，控制端與第二金屬層的第一端部電連接，第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接，第一、第二金屬層測(cè)試端子和像素電極層測(cè)試端子用于與測(cè)試設(shè)備連接。本發(fā)明能夠測(cè)試估算顯示面板面內(nèi)薄膜晶體管的真實(shí)阻抗。
【專利說明】
顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及領(lǐng)域顯示面板的測(cè)試技術(shù)領(lǐng)域，特別是涉及一種顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法。
【背景技術(shù)】
[0002]TEG電性測(cè)試是顯示面板出廠前要進(jìn)行的一項(xiàng)測(cè)試，為了進(jìn)行TEG電性測(cè)試，現(xiàn)有顯示面板產(chǎn)品的線路布局設(shè)計(jì)在測(cè)試像素結(jié)構(gòu)的伏安特性曲線時(shí)是測(cè)試面外設(shè)計(jì)的測(cè)試點(diǎn)，通過測(cè)試點(diǎn)的測(cè)試結(jié)果判定伏安特性曲線是否滿足制程需求。因?yàn)闇y(cè)試點(diǎn)設(shè)計(jì)僅是模擬測(cè)試，難以獲得薄膜晶體管的真實(shí)阻抗，導(dǎo)致無法真實(shí)反應(yīng)顯示面板的有效顯示區(qū)域內(nèi)部像素結(jié)構(gòu)的伏安特性曲線，真實(shí)面內(nèi)伏安特性曲線測(cè)試存在RC延時(shí)?，F(xiàn)有的RC延時(shí)影響只是通過設(shè)計(jì)軟件模擬進(jìn)行。
[0003]因此，需要提供一種顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法。

【發(fā)明內(nèi)容】

[0004]本發(fā)明主要解決的技術(shù)問題是提供一種顯示面板、顯示面板測(cè)試系統(tǒng)以及顯示面板的測(cè)試方法，能夠測(cè)試估算顯示面板面內(nèi)薄膜晶體管的真實(shí)阻抗。
[0005]為解決上述技術(shù)問題，本發(fā)明采用的一個(gè)技術(shù)方案是:提供一種顯示面板，顯示面板包括:面內(nèi)薄膜晶體管和像素電極層，均位于顯示面板內(nèi)部，面內(nèi)薄膜晶體管包括第一金屬層和第二金屬層;測(cè)試用薄膜晶體管，與面內(nèi)薄膜晶體管的結(jié)構(gòu)和材料相同，位于顯示面板外部，測(cè)試用薄膜晶體管的第一通路端與第一金屬層的第一端部電連接，第二通路端與像素電極層的第一端部電連接，控制端與第二金屬層的第一端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于顯示面板外部，第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接;其中，第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子用于在測(cè)試時(shí)與一測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管的阻抗特性。
[0006]其中，測(cè)試設(shè)備和測(cè)試用薄膜晶體管與第一金屬層、第二金屬層、像素電極層中的兩者在測(cè)試時(shí)形成測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)回路中除測(cè)試設(shè)備外的總阻抗，根據(jù)第一金屬層、第二金屬層、像素電極層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、第二金屬層、像素電極層各自對(duì)應(yīng)的導(dǎo)線阻抗，根據(jù)總阻抗和導(dǎo)線阻抗估算測(cè)試用薄膜晶體管的對(duì)應(yīng)兩端之間的阻抗特性。
[0007]其中，測(cè)試設(shè)備和測(cè)試用薄膜晶體管與第一金屬層和像素電極層在測(cè)試時(shí)形成第一測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)第一金屬層、測(cè)試用薄膜晶體管、像素電極層形成的第一通路的總阻抗，根據(jù)第一金屬層、像素電極層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、像素電極層各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第一通路的總阻抗減去第一金屬層的導(dǎo)線阻抗和像素電極層的導(dǎo)線阻抗得到第一通路端和第二通路端之間的阻抗。
[0008]其中，測(cè)試設(shè)備和測(cè)試用薄膜晶體管與第一金屬層和第二金屬層在測(cè)試時(shí)形成第二測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)第一金屬層、測(cè)試用薄膜晶體管、第二金屬層形成的第二通路的總阻抗，根據(jù)第一金屬層、第二金屬層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、第二金屬層各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第一金屬層的導(dǎo)線阻抗和第二金屬層的導(dǎo)線阻抗得到第一通路端和控制端之間的阻抗。
[0009]其中，測(cè)試設(shè)備和測(cè)試用薄膜晶體管與第二金屬層和像素電極層在測(cè)試是形成第三測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)第二金屬層、測(cè)試用薄膜晶體管、像素電極層形成的第三通路的總阻抗，根據(jù)第二金屬層、像素電極層的線寬和線長以及對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第二金屬層的導(dǎo)線阻抗和像素電極層的導(dǎo)線阻抗得到第二通路端與控制端之間的阻抗。
[0010]其中，第一金屬層為漏源層，第二金屬層為柵極層，第一通路端和第二通路端其中一者源極，另一者為漏極，控制端為柵極。
[0011]其中，測(cè)試設(shè)備還根據(jù)測(cè)試用薄膜晶體管的阻抗特性估算測(cè)試用薄膜晶體管的伏安特性曲線以及RC延時(shí)特性。
[0012]為解決上述技術(shù)問題，本發(fā)明采用的另一個(gè)技術(shù)方案是:提供一種顯示面板測(cè)試系統(tǒng)，該顯示面板測(cè)試系統(tǒng)包括顯示面板和測(cè)試設(shè)備，顯示面板包括:面內(nèi)薄膜晶體管和像素電極層，均位于顯示面板內(nèi)部，面內(nèi)薄膜晶體管包括第一金屬層和第二金屬層;測(cè)試用薄膜晶體管，位于顯示面板外部，測(cè)試用薄膜晶體管的第一通路端與第一金屬層的第一端部電連接，第二通路端與像素電極層的第一端部電連接，控制端與第二金屬層的第一端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于顯示面板外部，第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接;其中，第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子用于在測(cè)試時(shí)與測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管的阻抗特性。
[0013]為解決上述技術(shù)問題，本發(fā)明采用的又一個(gè)技術(shù)方案是:提供一種顯示面板的測(cè)試方法，該測(cè)試方法包括:在顯示面板外部設(shè)置測(cè)試用薄膜晶體管，并將測(cè)試用薄膜晶體管的第一通路端與顯示面板的第一金屬層的第一端部電連接，第二通路端與顯示面板的像素電極層的第一端部電連接，控制端與顯示面板的第二金屬層的第一端部電連接;在顯示面板外部設(shè)置第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，將第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接;將第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子與測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管的阻抗特性。
[0014]其中，測(cè)試方法還包括:根據(jù)測(cè)試用薄膜晶體管的阻抗特性估算薄膜晶體管的伏安特性曲線以及RC延時(shí)特性。
[0015]本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明通過設(shè)置測(cè)試用薄膜晶體管位于顯示面板外部，測(cè)試用薄膜晶體管的第一通路端與第一金屬層的第一端部電連接，第二通路端與像素電極層的第一端部電連接，控制端與第二金屬層的第一端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于顯示面板外部，第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子用于在測(cè)試時(shí)與一測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管的阻抗特性，由于測(cè)試用薄膜晶體管和面內(nèi)薄膜晶體管的結(jié)構(gòu)和材料相同，因此阻抗特性一致，估算的測(cè)試用薄膜晶體管反應(yīng)面內(nèi)薄膜晶體管的真實(shí)阻抗特性。
【附圖說明】
[0016]圖1是本發(fā)明顯示面板的優(yōu)選實(shí)施例的部分結(jié)構(gòu)示意圖；
[0017]圖2是本發(fā)明的測(cè)試回路等效電路圖；
[0018]圖3是本發(fā)明第一測(cè)試回路的結(jié)構(gòu)示意圖；
[0019]圖4是本發(fā)明第二測(cè)試回路的結(jié)構(gòu)示意圖；
[0020]圖5是本發(fā)明第三測(cè)試回路的結(jié)構(gòu)示意圖；
[0021 ]圖6是本發(fā)明顯示面板測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖；
[0022]圖7是本發(fā)明顯示面板的測(cè)試方法的流程圖。
【具體實(shí)施方式】
[0023]下面結(jié)合附圖和實(shí)施例對(duì)本發(fā)明進(jìn)行詳細(xì)的說明。
[0024]請(qǐng)參閱圖1，圖1是本發(fā)明顯示面板的優(yōu)選實(shí)施例的結(jié)構(gòu)原理示意圖。在本實(shí)施例中，顯示面板包括:面內(nèi)薄膜晶體管11、像素電極層12、測(cè)試用薄膜晶體管13、第一金屬層測(cè)試端子14、第二金屬層測(cè)試15端子以及像素電極層測(cè)試端子16。
[0025]面內(nèi)薄膜晶體管11和像素電極層12均位于顯示面板內(nèi)部，面內(nèi)薄膜晶體管11包括第一金屬層111和第二金屬層112。顯示面板包括兩個(gè)相對(duì)設(shè)置的基板，例如薄膜晶體管陣列基板和彩色濾光片基板，面內(nèi)薄膜晶體管11和像素電極層12均位于薄膜晶體管陣列基板上，且位于兩基板之間，稱之為位于顯示面板內(nèi)部。
[0026]測(cè)試用薄膜晶體管13位于顯示面板外部，即位于兩個(gè)基板的外側(cè)，位于面板外，不在顯示面板內(nèi)部，測(cè)試用薄膜晶體管13與面內(nèi)薄膜晶體管11的結(jié)構(gòu)和材料相同，測(cè)試用薄膜晶體管13的第一通路端131與第一金屬層111的第一端部電連接，第二通路端132與像素電極層12的第一端部電連接，控制端133與第二金屬層112的第一端部電連接。
[0027]第一金屬層測(cè)試端子14、第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16均位于顯示面板外部，即位于兩個(gè)基板的外側(cè)，不在顯示面板內(nèi)部，第一金屬層測(cè)試端子14與第一金屬層111的第二端部電連接，第二金屬層測(cè)試端子15與第二金屬層112的第二端部電連接，像素電極層測(cè)試端子16與像素電極層12的第二端部電連接。
[0028]第一金屬層測(cè)試端子14、第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16用于在測(cè)試時(shí)與一測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管13的阻抗特性。
[0029]由于測(cè)試用薄膜晶體管11和面內(nèi)薄膜晶體管13的結(jié)構(gòu)和材料相同，因此阻抗特性一致，估算的測(cè)試用薄膜晶體管11的阻抗特性反應(yīng)面內(nèi)薄膜晶體管13的真實(shí)阻抗特性。
[0030]請(qǐng)參閱圖2，圖2是本發(fā)明的測(cè)試回路等效電路圖。測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111、第二金屬層112、像素電極層12中的兩者在測(cè)試時(shí)形成測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)回路中除測(cè)試設(shè)備20外的總阻抗Ra，根據(jù)第一金屬層111、第二金屬層112、像素電極層113的線寬W和線長L以及對(duì)應(yīng)的電阻率Rs估算第一金屬層111、第二金屬層112、像素電極層111各自對(duì)應(yīng)的導(dǎo)線阻抗Rx(例如，第一金屬層111的導(dǎo)線阻抗Rl，第二金屬層112的導(dǎo)線阻抗R2，像素電極層12的導(dǎo)線阻抗R3，圖中僅以Rl和R2為示例)，具體利用公式Rx = L/W*Rs估算，再根據(jù)總阻抗Ra和導(dǎo)線阻抗Rx估算測(cè)試用薄膜晶體管13的對(duì)應(yīng)兩端之間的阻抗特性，具體利用公式Rt = R-Rx, Rt為測(cè)試用薄膜晶體管13對(duì)應(yīng)兩端之間的阻抗。
[0031]請(qǐng)參閱圖3，圖3是本發(fā)明第一測(cè)試回路的結(jié)構(gòu)示意圖。在第一種測(cè)試模式下，將測(cè)試設(shè)備20的兩個(gè)檢測(cè)端子分別與第一金屬層測(cè)試端子14和像素電極層測(cè)試端子16電連接，從而使得測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111和像素電極層112在測(cè)試時(shí)形成第一測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)第一金屬層111、測(cè)試用薄膜晶體管13、像素電極層112形成的第一通路的總阻抗，根據(jù)第一金屬層111、像素電極層112的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層111、像素電極層112各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第一通路的總阻抗減去第一金屬層111的導(dǎo)線阻抗和像素電極層12的導(dǎo)線阻抗得到第一通路端131和第二通路端132之間的阻抗。具體的計(jì)算公式和方法請(qǐng)參見前文描述。
[0032]請(qǐng)參閱圖4，圖4是本發(fā)明第二測(cè)試回路的結(jié)構(gòu)示意圖。在第二種測(cè)試模式下，測(cè)試設(shè)備20的兩個(gè)端子分別與第一金屬層測(cè)試端子14和第二金屬層測(cè)試端子15電連接。測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111和第二金屬層112在測(cè)試時(shí)形成第二測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)第一金屬層111、測(cè)試用薄膜晶體管13、第二金屬層112形成的第二通路的總阻抗，根據(jù)第一金屬層111、第二金屬層112的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層111、第二金屬層112各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第一金屬層111的導(dǎo)線阻抗和第二金屬層112的導(dǎo)線阻抗得到第一通路端131和控制端133之間的阻抗。
[0033]請(qǐng)參閱圖5，圖5是本發(fā)明第三測(cè)試回路的結(jié)構(gòu)示意圖。在第三種測(cè)試模式下，測(cè)試設(shè)備20的兩個(gè)端子分別與第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16電連接。測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第二金屬層112和像素電極層12在測(cè)試時(shí)形成第三測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)第二金屬層112、測(cè)試用薄膜晶體管13、像素電極層12形成的第三通路的總阻抗，根據(jù)第二金屬層112、像素電極層12的線寬和線長以及對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第二金屬層112的導(dǎo)線阻抗和像素電極層12的導(dǎo)線阻抗得到第二通路端132與控制端133之間的阻抗。
[0034]優(yōu)選地，第一金屬層111為漏源層，第二金屬層112為柵極層，第一通路端131和第二通路端132其中一者源極，另一者為漏極，控制端133為柵極。更為優(yōu)選地，第一通路端131為源極，第二通路端132為漏極。
[0035]優(yōu)選地，測(cè)試設(shè)備20還根據(jù)測(cè)試用薄膜晶體管13的阻抗特性估算測(cè)試用薄膜晶體管13的伏安特性曲線以及RC延時(shí)特性。
[0036]例如，畫面更新頻率為60Hz，而有1024條水平掃描線，則每條水平行的開啟時(shí)間為(1/60)/1024= 16.3us，若數(shù)據(jù)線有768條*3(RGB各一條)= 2304條，所以就可以算出經(jīng)過每個(gè)面內(nèi)薄膜晶體管的時(shí)間t = 16.3/2304 = 0.007us，因此根據(jù)t = RC，R已知，電容C就可以算出來了，那么電阻R、電容C已知的情況下，RC延時(shí)特性就確定了。
[0037]伏安特性曲線與阻抗特性是對(duì)應(yīng)的，在阻抗特性確定的情況下，可以由V= R*I得到。
[0038]請(qǐng)參閱圖6，圖6是本發(fā)明顯示面板測(cè)試系統(tǒng)的結(jié)構(gòu)示意圖。本發(fā)明的顯示面板測(cè)試系統(tǒng)包括上述任意一實(shí)施例描述的顯示面板10和測(cè)試設(shè)備20。
[0039]請(qǐng)參閱圖7，圖7是本發(fā)明顯示面板的測(cè)試方法的流程圖。在本實(shí)施例中，顯示面板的測(cè)試方法包括:
[0040]步驟Sll:在顯示面板外部設(shè)置測(cè)試用薄膜晶體管，并將測(cè)試用薄膜晶體管的第一通路端與顯示面板的第一金屬層的第一端部電連接，第二通路端與顯示面板的像素電極層的第一端部電連接，控制端與顯示面板的第二金屬層的第一端部電連接。
[0041]在步驟Sll中，在顯示面板外部設(shè)置測(cè)試用薄膜晶體管13，并將測(cè)試用薄膜晶體管13的第一通路端131與顯示面板的第一金屬層111的第一端部電連接，第二通路端132與顯示面板的像素電極層12的第一端部電連接，控制端133與顯示面板的第二金屬層112的第一端部電連接。
[0042]步驟S12:在顯示面板外部設(shè)置第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，將第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接
[0043]在步驟S12中，在顯示面板外部設(shè)置第一金屬層測(cè)試端子14、第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16，將第一金屬層測(cè)試端子14與第一金屬層111的第二端部電連接，第二金屬層測(cè)試端子15與第二金屬層112的第二端部電連接，像素電極層測(cè)試端子16與像素電極層12的第二端部電連接。
[0044]步驟S13:將第一金屬層測(cè)試端子14、第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16與測(cè)試設(shè)備20連接以通過測(cè)試設(shè)備20檢測(cè)并估算測(cè)試用薄膜晶體管13的阻抗特性。
[0045]在步驟S13中，測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111、第二金屬層112、像素電極層12中的兩者在測(cè)試時(shí)形成測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)回路中除測(cè)試設(shè)備20外的總阻抗Ra，根據(jù)第一金屬層111、第二金屬層112、像素電極層113的線寬W和線長L以及對(duì)應(yīng)的電阻率Rs估算第一金屬層111、第二金屬層112、像素電極層111各自對(duì)應(yīng)的導(dǎo)線阻抗Rx(例如，第一金屬層111的導(dǎo)線阻抗Rl，第二金屬層112的導(dǎo)線阻抗R2，像素電極層12的導(dǎo)線阻抗R3，圖中僅以Rl和R2為示例)，具體利用公式Rx = L/W*Rs估算，再根據(jù)總阻抗Ra和導(dǎo)線阻抗Rx估算測(cè)試用薄膜晶體管13的對(duì)應(yīng)兩端之間的阻抗特性，具體利用公式Rt = R-Rx，Rt為測(cè)試用薄膜晶體管13對(duì)應(yīng)兩端之間的阻抗。
[0046]在第一種情況下，將測(cè)試設(shè)備20的兩個(gè)檢測(cè)端子分別與第一金屬層測(cè)試端子14和像素電極層測(cè)試端子16電連接，從而使得測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111和像素電極層112在測(cè)試時(shí)形成第一測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)第一金屬層111、測(cè)試用薄膜晶體管13、像素電極層112形成的第一通路的總阻抗，根據(jù)第一金屬層111、像素電極層112的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層111、像素電極層112各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第一通路的總阻抗減去第一金屬層111的導(dǎo)線阻抗和像素電極層12的導(dǎo)線阻抗得到第一通路端131和第二通路端132之間的阻抗。具體的計(jì)算公式和方法請(qǐng)參見前文描述。
[0047]在第二種情況下，測(cè)試設(shè)備20的兩個(gè)端子分別與第一金屬層測(cè)試端子14和第二金屬層測(cè)試端子15電連接。測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第一金屬層111和第二金屬層112在測(cè)試時(shí)形成第二測(cè)試回路，測(cè)試設(shè)備20用于檢測(cè)第一金屬層111、測(cè)試用薄膜晶體管13、第二金屬層112形成的第二通路的總阻抗，根據(jù)第一金屬層111、第二金屬層112的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層111、第二金屬層112各自對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第一金屬層111的導(dǎo)線阻抗和第二金屬層112的導(dǎo)線阻抗得到第一通路端131和控制端133之間的阻抗。
[0048]在第三種情況下，測(cè)試設(shè)備20的兩個(gè)端子分別與第二金屬層測(cè)試端子15和像素電極層測(cè)試端子16電連接。測(cè)試設(shè)備20和測(cè)試用薄膜晶體管13與第二金屬層112和像素電極層12在測(cè)試時(shí)形成第三測(cè)試回路，測(cè)試設(shè)備用于檢測(cè)第二金屬層112、測(cè)試用薄膜晶體管13、像素電極層12形成的第三通路的總阻抗，根據(jù)第二金屬層112、像素電極層12的線寬和線長以及對(duì)應(yīng)的導(dǎo)線阻抗，利用第二通路的總阻抗減去第二金屬層112的導(dǎo)線阻抗和像素電極層12的導(dǎo)線阻抗得到第二通路端132與控制端133之間的阻抗。
[0049]在步驟S13之后還包括測(cè)試設(shè)備20還根據(jù)測(cè)試用薄膜晶體管13的阻抗特性估算測(cè)試用薄膜晶體管13的伏安特性曲線以及RC延時(shí)特性
[0050]例如，畫面更新頻率為60Hz，而有1024條水平掃描線，則每條水平行的開啟時(shí)間為(1/60)/1024= 16.3us，若數(shù)據(jù)線有768條*3(RGB各一條)= 2304條，所以就可以算出經(jīng)過每個(gè)面內(nèi)薄膜晶體管的時(shí)間t = 16.3/2304 = 0.007us，因此根據(jù)t = RC，R已知，電容C就可以算出來了，那么電阻R、電容C已知的情況下，RC延時(shí)特性就確定了。
[0051]伏安特性曲線與阻抗特性是對(duì)應(yīng)的，在阻抗特性確定的情況下，可以由V= R*I得到。
[0052]本發(fā)明通過設(shè)置測(cè)試用薄膜晶體管位于顯示面板外部，測(cè)試用薄膜晶體管的第一通路端與第一金屬層的第一端部電連接，第二通路端與像素電極層的第一端部電連接，控制端與第二金屬層的第一端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于顯示面板外部，第一金屬層測(cè)試端子與第一金屬層的第二端部電連接，第二金屬層測(cè)試端子與第二金屬層的第二端部電連接，像素電極層測(cè)試端子與像素電極層的第二端部電連接;第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子用于在測(cè)試時(shí)與一測(cè)試設(shè)備連接以通過測(cè)試設(shè)備檢測(cè)并估算測(cè)試用薄膜晶體管的阻抗特性，由于測(cè)試用薄膜晶體管和面內(nèi)薄膜晶體管的結(jié)構(gòu)和材料相同，因此阻抗特性一致，估算的測(cè)試用薄膜晶體管反應(yīng)面內(nèi)薄膜晶體管的真實(shí)阻抗特性。
[0053]以上所述僅為本發(fā)明的實(shí)施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書及附圖內(nèi)容所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種顯示面板，其特征在于，所述顯示面板包括: 面內(nèi)薄膜晶體管和像素電極層，均位于所述顯示面板內(nèi)部，所述面內(nèi)薄膜晶體管包括第一金屬層和第二金屬層； 測(cè)試用薄膜晶體管，與所述面內(nèi)薄膜晶體管的結(jié)構(gòu)和材料相同，位于所述顯示面板外部，所述測(cè)試用薄膜晶體管的第一通路端與所述第一金屬層的第一端部電連接，第二通路端與所述像素電極層的第一端部電連接，控制端與所述第二金屬層的第一端部電連接； 第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于所述顯示面板外部，所述第一金屬層測(cè)試端子與所述第一金屬層的第二端部電連接，所述第二金屬層測(cè)試端子與所述第二金屬層的第二端部電連接，所述像素電極層測(cè)試端子與所述像素電極層的第二端部電連接； 其中，所述第一金屬層測(cè)試端子、所述第二金屬層測(cè)試端子和所述像素電極層測(cè)試端子用于在測(cè)試時(shí)與一測(cè)試設(shè)備連接以通過所述測(cè)試設(shè)備檢測(cè)并估算所述測(cè)試用薄膜晶體管的阻抗特性。2.根據(jù)權(quán)利要求1所述的顯示面板，其特征在于，所述測(cè)試設(shè)備和所述測(cè)試用薄膜晶體管與所述第一金屬層、所述第二金屬層、所述像素電極層中的兩者在測(cè)試時(shí)形成測(cè)試回路，所述測(cè)試設(shè)備用于檢測(cè)所述回路中除所述測(cè)試設(shè)備外的總阻抗，根據(jù)所述第一金屬層、所述第二金屬層、所述像素電極層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、所述第二金屬層、所述像素電極層各自對(duì)應(yīng)的導(dǎo)線阻抗，根據(jù)所述總阻抗和所述導(dǎo)線阻抗估算所述測(cè)試用薄膜晶體管的對(duì)應(yīng)兩端之間的阻抗特性。3.根據(jù)權(quán)利要求2所述的顯示面板，其特征在于，所述測(cè)試設(shè)備和所述測(cè)試用薄膜晶體管與所述第一金屬層和所述像素電極層在測(cè)試時(shí)形成第一測(cè)試回路，所述測(cè)試設(shè)備用于檢測(cè)所述第一金屬層、所述測(cè)試用薄膜晶體管、所述像素電極層形成的第一通路的總阻抗，根據(jù)所述第一金屬層、所述像素電極層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、所述像素電極層各自對(duì)應(yīng)的導(dǎo)線阻抗，利用所述第一通路的總阻抗減去所述第一金屬層的導(dǎo)線阻抗和所述像素電極層的導(dǎo)線阻抗得到所述第一通路端和所述第二通路端之間的阻抗。4.根據(jù)權(quán)利要求2所述的顯示面板，其特征在于，所述測(cè)試設(shè)備和所述測(cè)試用薄膜晶體管與所述第一金屬層和所述第二金屬層在測(cè)試時(shí)形成第二測(cè)試回路，所述測(cè)試設(shè)備用于檢測(cè)所述第一金屬層、所述測(cè)試用薄膜晶體管、所述第二金屬層形成的第二通路的總阻抗，根據(jù)所述第一金屬層、所述第二金屬層的線寬和線長以及對(duì)應(yīng)的電阻率估算第一金屬層、所述第二金屬層各自對(duì)應(yīng)的導(dǎo)線阻抗，利用所述第二通路的總阻抗減去所述第一金屬層的導(dǎo)線阻抗和所述第二金屬層的導(dǎo)線阻抗得到所述第一通路端和所述控制端之間的阻抗。5.根據(jù)權(quán)利要求2所述的顯示面板，其特征在于，所述測(cè)試設(shè)備和所述測(cè)試用薄膜晶體管與所述第二金屬層和所述像素電極層在測(cè)試時(shí)形成第三測(cè)試回路，所述測(cè)試設(shè)備用于檢測(cè)所述第二金屬層、所述測(cè)試用薄膜晶體管、所述像素電極層形成的第三通路的總阻抗，根據(jù)所述第二金屬層、所述像素電極層的線寬和線長以及對(duì)應(yīng)的導(dǎo)線阻抗，利用所述第二通路的總阻抗減去所述第二金屬層的導(dǎo)線阻抗和所述像素電極層的導(dǎo)線阻抗得到所述第二通路端與所述控制端之間的阻抗。6.根據(jù)權(quán)利要求1-5任意一項(xiàng)所述的顯示面板，其特征在于，所述第一金屬層為漏源層，所述第二金屬層為柵極層，所述第一通路端和所述第二通路端其中一者源極，另一者為漏極，所述控制端為柵極。7.根據(jù)權(quán)利要求1所述的顯示面板，其特征在于，所述測(cè)試設(shè)備還根據(jù)所述測(cè)試用薄膜晶體管的阻抗特性估算所述測(cè)試用薄膜晶體管的伏安特性曲線以及RC延時(shí)特性。8.—種顯示面板測(cè)試系統(tǒng)，其特征在于，所述顯示面板測(cè)試系統(tǒng)包括顯示面板和測(cè)試設(shè)備，所述顯示面板包括: 面內(nèi)薄膜晶體管和像素電極層，均位于所述顯示面板內(nèi)部，所述面內(nèi)薄膜晶體管包括第一金屬層和第二金屬層； 測(cè)試用薄膜晶體管，位于所述顯示面板外部，所述測(cè)試用薄膜晶體管的第一通路端與所述第一金屬層的第一端部電連接，第二通路端與所述像素電極層的第一端部電連接，控制端與所述第二金屬層的第一端部電連接； 第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，均位于所述顯示面板外部，所述第一金屬層測(cè)試端子與所述第一金屬層的第二端部電連接，所述第二金屬層測(cè)試端子與所述第二金屬層的第二端部電連接，所述像素電極層測(cè)試端子與所述像素電極層的第二端部電連接； 其中，所述第一金屬層測(cè)試端子、所述第二金屬層測(cè)試端子和所述像素電極層測(cè)試端子用于在測(cè)試時(shí)與所述測(cè)試設(shè)備連接以通過所述測(cè)試設(shè)備檢測(cè)并估算所述測(cè)試用薄膜晶體管的阻抗特性。9.一種顯示面板的測(cè)試方法，其特征在于，所述測(cè)試方法包括: 在顯示面板外部設(shè)置測(cè)試用薄膜晶體管，并將所述測(cè)試用薄膜晶體管的第一通路端與所述顯示面板的第一金屬層的第一端部電連接，第二通路端與所述顯示面板的像素電極層的第一端部電連接，控制端與所述顯示面板的第二金屬層的第一端部電連接； 在顯示面板外部設(shè)置第一金屬層測(cè)試端子、第二金屬層測(cè)試端子和像素電極層測(cè)試端子，將所述第一金屬層測(cè)試端子與所述第一金屬層的第二端部電連接，所述第二金屬層測(cè)試端子與所述第二金屬層的第二端部電連接，所述像素電極層測(cè)試端子與所述像素電極層的第二端部電連接； 將所述第一金屬層測(cè)試端子、所述第二金屬層測(cè)試端子和所述像素電極層測(cè)試端子與測(cè)試設(shè)備連接以通過所述測(cè)試設(shè)備檢測(cè)并估算所述測(cè)試用薄膜晶體管的阻抗特性。10.根據(jù)權(quán)利要求9所述的測(cè)試方法，其特征在于，所述測(cè)試方法還包括: 根據(jù)所述測(cè)試用薄膜晶體管的阻抗特性估算所述薄膜晶體管的伏安特性曲線以及RC延時(shí)特性。
【文檔編號(hào)】G09G3/00GK106097941SQ201610404117
【公開日】2016年11月9日
【申請(qǐng)日】2016年6月8日
【發(fā)明人】陳建超
【申請(qǐng)人】深圳市華星光電技術(shù)有限公司