專利名稱：用于雙重圖樣化設計的掩模偏移感知rc提取的制作方法
技術領域：
本發(fā)明涉及集成電路領域，更具體地，涉及用于雙重圖樣化設計的掩模偏移感知RC提取。
背景技術：
雙重圖樣化是為光刻開發(fā)來增大部件密度的技術。通常，為了在晶片上形成集成電路的部件，使用光刻技術，該技術包括涂覆光刻膠并在光刻膠上限定圖樣。圖樣化光刻膠中的圖樣首先在光刻掩模中被限定，并且通過光刻掩模中的透明部分或不透明部分來實 施。然后，圖樣化光刻膠中的圖樣被轉印到被制造的部件。隨著集成電路持續(xù)的比例縮小，光學臨近效應產生越來越大的問題。當兩個獨立的部件彼此太接近時，光學臨近效應會使得部件相互短路。為了解決該問題，引入了雙重圖樣化技術。接近的部件被分給相同雙重圖樣化掩模組中的兩個掩模，這兩個掩模都用于露出相同的光刻膠。在每一個掩模中，與單個掩模中部件之間的距離相比，部件之間的距離增力口，因此減小或基本消除了光學臨近效應。圖I示出了傳統(tǒng)雙重圖樣化設計的流程。參照步驟110，確定集成電路的布局，并且提供用于布局的網絡表。固定布局和網絡表，因為已經確定了布局所涉及的所有多邊形的尺寸和位置。通過固定的布局，可以估計涉及金屬層中金屬線變化的可能的后線(BE0L，back-end-of-line)變化(步驟112)。然而,基于固定的布局估計變化,因此具有固定值。接下來，在步驟114中，建立(寄生)電容模型來仿真集成電路的性能值，這涉及通過參照技術文件(techfile)計算金屬線的電容。技術文件可以將金屬線的電容存儲為金屬線之間間隔的函數以及金屬線的寬度的函數。在鑄造廠接收布局設計之后，執(zhí)行布局分解以例如根據雙重圖樣化設計規(guī)則來分離金屬線。執(zhí)行光刻工藝來自晶片上實施布局。然而，已經發(fā)現，在仿真的性能值(步驟114)與根據實際晶片測量的性能值之間存在不匹配。一個原因在于，當執(zhí)行光刻工藝時，在相同雙重圖樣化掩模的兩個光刻掩模之間可能具有相對偏移。然而，在性能值的估計中沒有反映這種偏移。

發(fā)明內容
為解決上述問題，本發(fā)明提供了一種方法，包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局；根據布局生成多個雙重圖樣化分解部，多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣；確定第一掩模和第二掩模之間的最大偏移，其中，最大偏移是用于在晶片上實施布局的制造工藝中的最大預期掩模偏移；以及對于多個雙重圖樣化分解部的每一個，仿真最壞情況的性能值，其中，使用由最大偏移限定的范圍內的掩模偏移來執(zhí)行仿真步驟，以及其中，仿真步驟包括根據圖樣之間的間隔計算圖樣的電容，其中，使用高階方程式或分段方程式執(zhí)行計算步驟，以及其中，高階方程式將圖樣的電容表示為間隔的高階函數，以及其中，分段方程式將電容表示為間隔的分段函數。該方法還包括比較多個雙重圖樣化分解部的最壞情況的性能值；從多個雙重圖樣化分解部中選擇一個分解，其中，一個分解部的最壞情況的性能值在多個雙重圖樣化分解部的最壞情況的性能值中是最好的；以及使用一個分解部來在晶片上執(zhí)行雙重圖樣化光刻步驟。該方法還包括生成技術文件，技術文件包括作為圖樣之間的間隔的函數的布局中圖樣的電容；以及在間隔中改變的電容的電容敏感度，其中，在仿真多個雙重圖樣化分解部的每一個的最壞情況的性能值的步驟中使用技術文件。該方法還包括從技術文件中檢索初始電容；執(zhí)行計算電容的步驟，以根據初始 電容和掩模偏移中的一個生成新電容；以及使用新電容來計算集成電路設計的性能值，性能值對應于掩模偏移中的一個。使用具有等于或大于2的階次的高階方程式來執(zhí)行計算電容的步驟。該方法還包括從技術文件中檢索高階方程式的表征參數；以及使用從技術文件中檢索的高階方程式的表征參數來執(zhí)行計算電容的步驟。其中，使用分段方程式來執(zhí)行計算電容的步驟。此外，還提供了一種方法，包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局；根據布局生成多個雙重圖樣化分解部，多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣；將布局中的圖樣的電容確定為圖樣之間的間隔的函數，其中，通過具有等于或大于2的階次的高階方程式來表示函數；確定第一掩模和第二掩模之間的最大偏移，其中，最大偏移是用于在娃晶片上實施布局的制造工藝中的最大預期的偏移；使用最大偏移和高階方程式來計算圖樣的新電容；對于多個雙重圖樣化分解部的每一個，使用新電容來計算性能值；比較多個雙重圖樣化分解部的性能值，以選擇多個雙重圖樣化分解部中的一個，多個雙重圖樣化分解部中的一個的性能值在所有的多個雙重圖樣化分解中是最好的；以及使用多個雙重圖樣化分解部中的一個來制造雙重圖樣化掩模組。其中，高階方程式被表示為 cc = cc0 + YjGi * (S-SO)
/二I其中，參數C。表示對應于間隔S的電容值，Cetl表示對應于基準間隔SO的電容，以及N表示高階方程式的階次。該方法還包括從技術文件中檢索參數Cai、Bi和S0。該方法還包括將參數Cai、Bi和SO存儲在技術文件中。其中，階次N大于2。該方法還包括生成多個可能掩模偏移，多個可能掩模偏移在由最大偏移限定的范圍內；使用多個可能掩模偏移和高階方程式來計算圖樣的附加新電容；使用附加新電容來計算附加性能值；比較附加性能值和性能值，以確定用于對應分解部的最壞情況的性能值，其中，最壞情況的性能值在附加性能值和性能值中是最壞的；以及執(zhí)行選擇多個雙重圖樣化分解部中的一個的步驟，其中，多個雙重圖樣化分解部中的一個的最壞情況的性能值在多個雙重圖樣化分解部中是最好的。此外，本發(fā)明還提供了一種方法，包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局；根據布局生成多個雙重圖樣化分解部，多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣；將布局中的圖樣的電容確定為圖樣之間的間隔的函數，其中，函數被表示為分段方程式，間隔被分為至少2個片段；確定第一掩模和第二掩模之間的最大偏移，其中，最大偏移是用于在娃晶片上實施布局的制造工藝中的最大預期的偏移；使用最大偏移和分段方程式來計算圖樣的新電容；對于多個雙重圖樣化分解部的每一個，使用新電容來計算性能值；比較多個雙重圖樣化分解部的性能值，以選擇多個雙重圖樣化分解部中的一個，多個雙重圖樣化分解部中的一個的性能值在所有的多個雙重圖樣化分解部中是最好的。其中，分段方程式被表示為
Cc = Cc0 + jYbl * (及一鄧一1)) +b.HS-S(J — I))
/二I其中，C。表示對應于兩個相鄰圖樣的間隔S的電容值，Cco表示對應于初始間隔SO的基準電容，(J-I)表示間隔SO和S之間的所有片段的數量，bi和比表示電容敏感度，以及Si、S(i-l)和S(J-I)是相鄰片段的劃分點。該方法還包括從技術文件中檢索值Ca^bpbp Si、S(i-1)和S(J-I)。該方法還包括將參數(^、4、比、51、5(卜1)和S(J-I)存儲在技術文件中。間隔被分為至少2個片段。該方法還包括生成多個可能掩模偏移，多個可能掩模偏移在由最大偏移限定的范圍內；使用多個可能掩模偏移和分段方程式來計算圖樣的附加新電容；使用附加新電容來計算附加性能值；比較附加性能值和性能值，以確定用于對應分解部的最壞情況的性能值，其中，最壞情況的性能值在附加性能值和性能值中是最壞的；以及執(zhí)行選擇多個雙重圖樣化分解部中的一個的步驟，其中，多個雙重圖樣化分解部中的一個的最壞情況的性能值在多個雙重圖樣化分解部中是最好的。該方法還包括使用多個雙重圖樣化分解部中的一個來制造雙重圖樣化掩模組。


為了更加完整地理解實施例及其優(yōu)點，現在結合附圖進行以下描述，其中圖I示出了傳統(tǒng)雙重圖樣化設計的流程；圖2A至圖2C示出了示例性掩模偏移；圖3示出了將集成電路中圖樣的電容列為圖樣之間間隔的函數以及圖樣寬度的函數的表格；圖4示出了作為圖樣之間間隔的函數的集成電路中圖樣的電容的示圖；圖5示出了將集成電路中圖樣的電容敏感度列為圖樣之間間隔的函數以及圖樣寬度的函數的表格；
圖6示出了當沒有發(fā)生掩模偏移時三個圖樣之間的間隔；圖7示出了具有掩模偏移的三個圖樣之間的間隔；圖8示出了由于掩模偏移所引起的圖樣之間的電容改變；圖9示出了包括電容和靈敏度的網絡表的部分，其中，從掩模偏移意識技術文件中提取網絡表；圖10示出了集成電路中圖樣的電容作為圖樣之間的間隔的函數的曲線，其中，通過高階方程式來表示該曲線；圖11示出了對應于圖10的圖樣；圖12示出了集成電路中圖樣的電容作為圖樣之間的間隔的函數的曲線，其中，通過分段方程式來表示該曲線； 圖13示出了對應于圖12的圖樣；圖14至圖15B示出了如何將布局中的網絡分解到不同雙重圖樣化掩模組中；以及圖16示出了根據實施例的雙重圖樣化設計的流程。
具體實施例方式以下詳細討論實施例的制造和使用。然而，應該理解，實施例提供了許多可以在各種特定環(huán)境下具體化的可應用發(fā)明概念。所討論的特定實施僅僅示出了制造和使用實施例的具體方式，而不用于限制實施例的范圍。提供了查找最佳分解方案并估計集成電路的性能值的新方法。在各個附圖和所示實施例中，類似的參考標號用于指定類似的元件。圖2A示出了在兩個圖樣的曝光期間會發(fā)生的轉移偏移。圖樣A和B可以為相同層(諸如金屬層或者在集成電路的形成中涉及到的任何其他層(諸如多晶硅層))中的圖樣。圖樣A和B是雙重圖樣化圖樣，其中，圖樣A在雙重圖樣化掩模組的第一光刻掩模中，而圖樣B在相同雙重圖樣化掩模組的第二光刻掩模中。因此，在不同的時刻，在晶片上形成圖樣A和B。理想地，如圖所示，圖樣B應該位于使用虛線示出的位置處。然而，存在工藝變化，使得圖樣B從預期位置偏移。該偏移可以被表示為Ax和Ay，其中，方向X和y在對應層的平面中，平面還與對應晶片的主表面平行。偏移使得圖樣A和B之間的電容發(fā)生變化，并且還引起對應電路的性能值(諸如定時和噪聲)的變化。圖2B示出了放大偏移(其中，術語“偏移”還可以被稱為“變化”)，其中，圖樣A和B中的一個或兩個相對于設計尺寸可具有變化。圖2C示出了旋轉偏移，其中，圖樣B相對于圖樣A可以具有相對旋轉。放大偏移和旋轉偏移也引起性能值的變化。在以下實施例中，圖2A所示的轉移偏移被用作解釋實施例概念的實例。然而，相同的概念還可以用于放大偏移和旋轉偏移。例如，通過用放大率(圖樣B的實際尺寸與設計尺寸的比率)代替轉移偏移ΛΧ，相同的概念可用于放大偏移。此外，通過用旋轉角α (實際圖樣B的方向與圖樣B的設計方向之間的角度)代替轉移偏移Λχ，相同的概念可用于旋轉偏移。可以建立將圖樣A和B之間的電容反映為圖樣A或B的間隔S和寬度W(如圖2Α所示)的函數的技術文件。圖3示出了表示在技術文件中可存儲什么的表格。應理解，技術文件可使用任何格式來存儲圖3所示的信息。在圖3中，觀察到寬度W和/或間隔S的改變導致圖樣A和B之間電容的改變。例如，如果寬度W等于Wl且間隔S等于SI，則對應的電容為C11。如果寬度W等于Wl且間隔S等于S2，則對應的電容為C12。可以在隨后電路性能值的仿真中檢索技術文件中的內容以加快仿真。圖4示出了作為間隔S的函數的圖樣A和B之間的電容。虛線和曲線示出了實際電容?？梢杂^察到，只有有限數量的技術文件項可以被存儲以反映圖4所示的關系，并且可以是沒有存儲在技術文件中的值。例如，如果兩個圖樣之間的間隔S'在間隔SI和S2之間，則不能從技術文件中直接檢索出對應于間隔V的電容。因此，建立電容相對于間隔S的敏感度，使得可以計算對應于間隔S'的電容。圖5示出了間隔S的電容的敏感度，其中，敏感度與范圍間隔S'相關。此外，電容的敏感度與圖樣A和/或B的對應線寬相關?？梢杂^察到，敏感度(C12-C11)/(S2-S1)是間隔SI和S2之間的實線的斜率SC12(圖4)，并且敏感度(C13-C12)/(S3-S2)是間隔S2和S3之間的實線的斜率SC23(圖4)。根據圖4，應理解，如果間隔落入SI和S2之間或者S和S3之間的任意范圍，則可以計算對應的電容。使用圖6至圖8以及方程式3來進一步解釋該概念。參照圖6，圖樣A、B和C是雙重圖樣化圖樣，圖樣A和C在雙重圖樣化掩模組的第·一光刻掩模中，而圖樣B在雙重圖樣化掩模組的第二光刻掩模中。圖6示出了預想設計的間隔S_ab和S_bc以及對應的電容C_ab和C_bc。如果發(fā)生轉移偏移而引起掩模偏移As_mask(圖7)，則圖樣A和B之間的電容變?yōu)镃T _ab，并且圖樣B和C之間的電容變?yōu)镃T _bc。電容的變化通?？杀硎緸殡娙菝舾卸瘸艘匝谀Ｆ艫s_mask。因此，如圖8所示，具有掩模偏移的新電容_ab和_bc可以表示為C1 _ab = C_ab+SC12 X (_ Δ s_mask)(方程式 I)C' _bc = C_bc+SC23X (+ Δ s_mask)(方程式 2)其中，SC12是對應于新S' _ab落入的間隔范圍S1-S2的敏感度(圖4)，以及SC23是對應于新S' _bc落入的間隔范圍S2-S3的敏感度。由于掩模偏移Δ s_mask可包括x方向上的掩模偏移Δ χ和y方向上的掩模偏移Ay，所以兩個圖樣之間的新電容C(具有掩模偏移)可表示為^A,、 C0+^-hs maskC = f (s + Δ s_m ask) =C0+-^(±Ar) ￥(±Ay)(方程式 3)
=dx+其中，■^是相對于χ方向上的掩模偏移的電容敏感度，■^是相對于y方向上的
dxdy
掩模偏移的電容敏感度，以及Ctl是如果沒有發(fā)生偏移時的電容。方程式3還可以進一步被修改以包括放大偏移和旋轉偏移的因素。在一個實施例中，圖樣之間的電容(圖3)和電容敏感度可以存儲在技術文件中用于稍后的檢索。例如，圖9示出了包括電容和電容敏感度的網絡表的示例性格式，其中，從掩模偏移意識技術文件中提取出網絡表的一部分。由標志“I”開始的線表示金屬層I(Ml)中的最大偏移，并且χ方向上的最大掩模偏移在-χ方向的-O. 02 μ m與+χ方向的O. 02 μ m之間。注意，不同的網絡表格式可具有不同的定義(諸如I西格瑪、2西格瑪、3西格瑪等)，其中，3西格瑪可具有O. 02 μ m示例值。類似地，由標志2、3和4開始的線表示層M2、M3和M4以及χ和y方向上的最大偏移。最大偏移是可發(fā)生的可能(預期)最大掩模偏移，并且期望值實際晶片上實施對應集成電路的布局時對應的掩模偏移將不可能超過這些值。最大偏移還被用于計算最大性能變化。此外，技術文件項“C1A B 5. 6e_15*SC I -0. 0482 -0. 024”表示如果沒有發(fā)生掩模偏移，則節(jié)點A和B之間的電容為5. 6e-15法拉并且在層Ml中電容敏感度為-O. 024 (用于y方向的掩模偏移)。因此，通過這種技術文件，如果已知(或假設)掩模偏移，則可以使用技術文件和方程式3來計算作為掩模偏移結果的對應電容。方程式3可以反映掩模偏移Λχ和Ay之間的關系以及當掩模偏移Λχ和Ay較小時對應圖樣的電容。當掩模偏移Λχ和Ay的值增加時，方程式3不能精確地反映關系。例如，參照圖4，假設掩模偏移(S2-S1)等于掩模偏移(S3-S2)，則值(C12-C13)不等于(C11-C12)，這與方程式3相背離。在圖4所示的實例中，值(C11-C12)大于值(C12-C13)。隨著掩模偏移(S2-S1)和(S3-S2)的增加，值(C12-C13)和(C11-C12)之間的差也增加。因此，高階方法可用于精確地反映圖樣的間隔與圖樣電容之間的關系，該關系還可以保存在 技術文件中。圖10示出了集成電路中圖樣/多邊形(例如，圖11所示的圖樣A和B)的電容作為圖樣之間的間隔的函數的示圖。參照圖11，當間隔分別為S0、s I和S2時，圖樣A和B之間的電容分別具有電容值Ce(l、(^和(。2。盡管未示出，但應注意，如果圖樣A和B之間的間隔具有不同的值(諸如(諸如S4和S5)，則對應的電容值將分別為Ce4、Ce5。返回參照圖10,線20表不電容(圖樣A和B之間)和間隔之間的實際關系，該關系至少接近于圖樣A和B形成在物理半導體芯片上時圖樣A和B的實際性能。例如，通過在物理芯片上形成多個樣本圖樣A和B (樣本圖樣具有多個不同的間隔)，可以根據實驗來獲得線20。測量樣本圖樣之間的對應電容以繪制線20。可選地，可以通過仿真來獲得線20?？梢允褂弥T如SYN0PSYS的Raphael仿真工具來執(zhí)行仿真，這能夠考慮芯片上實際圖樣的工藝變化。在一個實施例中，可通過高階方程式來表示線20，其表示為方程式4 Cc = Cc0 + h * (^S-SO)(方程式 4)
/二I其中，參數C。表示間隔為S時的電容值(參考線20)，Cai表示線20上的基準點(也被稱為初始點)的電容，以及SO表示基準/初始點的間隔值。值(S-SO)(或任何兩個間隔之間的差)可表示掩模偏移。高階方程式可以選擇具有兩階、三階或更高階。例如，如果期望兩階方程式或三階方程式，則方程式4可表示為方程式5或6 : Ce = CcO+al* (S-SO) +a2* (S-SO)2 (方程式 5)或Ce = CcO+al* (S-SO) +a2* (S-SO) 2+a3* (S-SO)3 (方程式 6)為了獲得方程式4，需要獲得參數C 、S0, B1, a2、a3等。例如，為了獲得方程式5，需要知道值al和a2。Cai和SO為線20中的點(SO，Cco)的值，這是已知的。因此，兩個點的值(諸如點(Sl，Ca)和(S2，CC2))可以被替代到方程式5中以生成兩個方程式，其中，用電容Ca和Ck替代C。，以及用間隔SI和S2替代S。通過兩個方程式，可以求解兩個參數和a2。類似地，為了求解諸如方程式6的三階方程式，三個點可用于獲得三個方程式，使得可以求解參數ai、a2和a3。為了確保高階方程式的精度，為了求解方程式而選擇的點可均勻地散布，點之間的距離基本相等。此外，為了求解方程式而選擇的點不應該相互太近。在獲得高階方程式之后，可以在技術文件中保存表征高階方程式的參數Cra、SO、ai、a2、a3等。例如，在技術文件中，一個技術文件項(可以類似于圖9)可包括參數Ce(l、S0、ai、a2、a3。此外，對于具有不同結構的不同多邊形(圖樣)對(例如，在不同的金屬層中)，方程式可以是不同的，因此，方程式的參數是不同的。在需要計算兩個圖樣的電容的時刻(例如，在圖16中的步驟24中)，可以從技術文件中檢索出參數Cetl、SO、ap a2、a3等，并且構造方程式4并用于計算電容。
圖12和圖13示出了用于表征電容值與圖樣/多邊形之間的間隔之間的關系的分段方法。參照圖12，例如，使用與圖10所描述基本相同的方法來獲得線20。參照圖13，當對應間隔分別為SO和Si時，形成在圖樣A和B之間的電容器分別具有電容值Cetl和Cei。間隔Si可表示間隔SI、S2、S3、S4等中的任意一個，并且對應的電容值分別為CC1、CC2、CC3和 CC4。對于分段方法，在開始點(S0，CC0)和結束點(Sn，CCn)之間，圖12中的線20被分為η個片段。間隔51、52、53...5(11-1)是相鄰片段的劃分點。電容變化急劇的地方要有較密的劃分點，電容變化緩慢的地方可以有較松的劃分點，片段的總數η大于23，并且可以為大于23的任意整數(諸如3、4、5、6等)。具有間隔S的兩個圖樣A和B的電容CC可表示為Cc =Cc0+2 bt * (Si -S(i-1)) + ~ 0 -1))(方程式 7)
/ 二 I值(S-SO)或任意兩個間隔值之間的差可表示掩模偏移。值匕和bj是敏感度系數，并且對應于電容C。的間隔S在間隔S(J-I)和SJ之間的片段中，其中，J為I和η之間的任意整數值。例如，如果間隔S在間隔S4和S5之間，則J等于5。此外，S(j-l)和Sj之間的片段中的敏感度系數bj可表示為bj = (Ccj-Cc(j-l))/(Sj-S(j-l)) (方程式 8)其中，j可以為I和η之間的任意整數(包括I和η)。根據方程式7，通過將初始基準電容Cctl與由間隔SO和S之間范圍內的每一個片段所引起的電容變化來計算電容C。。類似于方程式7，如果線20被劃分為η個片段，則需要線20上的(η+1)個點來獲得η個方程式，其中，敏感度系數Id1至比為η個方程式中的變量。通過η個方程式，可以獲得變量匕至比。在解決方程式7之后，可通過方程式7來求解對應于任何間隔S的任何電容C。(間隔S中SI和Sn之間)。在獲得分段方程式7之后，可以在技術文件中保存表征分段方程式7的參數C 、SO至Sn以及Id1至bn。例如,在技術文件中，一個項(諸如一條線)可包括Cc(l、SO至Sn以及匕至比。此外，對于具有不同結構的不同多邊形對(例如，在不同的金屬層中)，對應的分段方程式可以是不同的，因此方程式的參數是不同的。因此，對于具有不同結構的多個多邊形對，可以保存一個技術文件項，其中，每個技術文件項具有其自身的值CaiJO至Sn以及bj 至 bn。在需要計算兩個參數的電容的時刻(例如，在圖16的步驟24中)，可以從技術文件中檢索值C 、SO至Sn以及bi至bn等，并且構造方程式7并用于計算電容。
圖14至圖15B示出了對于雙重圖樣化如何實現布局分解。參照圖14，示出了兩個網絡(在整個描述中也被稱為圖樣)NA和NB。在整個描述中，術語“網絡”是指電連接的金屬線和通孔，其中，連接至一起并因此具有相同電位的所有金屬線(在相同和/或不同金屬層中)在相同的網絡中。在相同網絡中但在不同金屬層中的金屬線通過通孔互連。網絡NA和NB的不同部分具有間隔SI、S2、S3、S4等。根據雙重圖樣化技術的要求，如果任何兩個圖樣之間的間隔小于由設計規(guī)則設定的最小間隔(已知為G0)，則兩個圖樣應該在雙重圖樣化掩模組的兩個掩模中被分解。假設間隔SI、S2和S4小于G0，則網絡NA和NB需要被分解。具有執(zhí)行分解的多種方案。例如，圖15A和圖15B示出了兩種方案。意識到，由于在電路布局中存在許多網絡，所以存在執(zhí)行分解的許多方案。在圖15A和圖15B中，網絡NA和NB的不同部分被分離到光刻掩模maskl和mask2中，它們在相同的雙重圖樣化光刻掩模組中。在整個描述中，圖15A和圖15B所示的分解方案在下文中被稱為分解15A和15B。
如前面段落所提到的，當在晶片上制造集成電路(布局)時，掩模maskl和mask2可相對于彼此具有掩模偏移，這包括轉移偏移、放大偏移和/或旋轉偏移(圖2A至圖2C)。因此，由于分解IlA和IlB中maskl和mask2的圖樣不同,所以使用分解IlA和IlB形成的最終電路的性能也相互不同。在設計時，不能預期制造集成電路時實際的掩模偏移是什么樣的。然而，可以仿真由用于分解IlA的掩模偏移所產生最壞情況的性能值，并且也可以仿真由用于分解IlB的掩模偏移所產生最壞情況的性能值。因此，通過選擇所有可用分解的最壞情況的性能值中最壞情況的性能值最好的分解，可以保證即使發(fā)生最壞的情況，仍然可以滿足針對集成電路的最小性能值要求，并且可以實現最佳性能值。圖16示出了根據實施例的查找最佳分解的流程。參照步驟20，將集成電路的布局提供給用于執(zhí)行分解的分解引擎。通過分解引擎生成所有可用的分解(諸如圖15A和圖15B所示意性示出的)。對于每一個分解，生成網絡表(步驟22)，其中，例如，網絡表包括屬于相同雙重圖樣化掩模組的maskl和mask2中的圖樣。接下來，在步驟23中，限定掩模偏移，并且可以包括作為轉移偏移的Λχ和Ay。此外，掩模偏移還包括放大偏移和旋轉偏移。在技術文件中，已經限定了用于每個金屬層的最大掩模偏移。因此，掩模偏移Ax和Ay被限定在技術文件所限定的最大偏移的范圍之內。例如，如圖9所示，在金屬層Ml中，-X方向的最大轉移偏移為0.02(沒有列出單位，因為這只是個實例)，以及+χ方向的最大轉移偏移為O. 02。因此，已知對于每種分解，金屬層Ml和+x/-x方向的偏移將不超過O. 02，盡管不能夠預期制造時的真實掩模偏移。由于實際掩模偏移可以為小于最大掩模偏移的任意值，所以由最大偏移限定的范圍可以劃分為多個階段，并且對于每一個階段，可以仿真電路的性能值。例如，假設最大偏移為O. 02，則可以假設實際掩模偏移可以為O. 005,0. 01,0. 015或O. 02。對于這些假設掩模偏移的每一個，可以仿真電路的性能值。參照作為實例的圖2A，沒有任何掩模偏移的圖樣A和B之間的電容已經包括在技術文件中，或者可以被計算。此外，可以使用方程式3以及技術文件中電容的敏感度來計算當掩模偏移(例如，χ方向上的偏移)為0.005、0.01、0.015或O. 02時圖樣A和B之間的電容。類似于χ方向上的掩模偏移，如圖9所不，y方向上的掩模偏移也具有最大偏移。此外，假設y方向上金屬層Ml的最大偏移O. 02也被劃分為4個階段，則存在16種組合。如果將放大偏移和旋轉偏移也考慮進去，則存在更多的組合。在步驟24中，對于每一種組合，使用線性方程式3、高階方程式4或分段方程式7來計算對應的電容。 在可選實施例中，技術文件中列出的最大掩模偏移被直接用于計算性能值而不用劃分為階段。因此，對于每個分解，計算更快。接下來，如步驟26所示，可以使用已經在步驟24中計算的電容來仿真針對上述每一個掩模偏移組合的諸如(例如關鍵路徑的)定時和噪聲的對應性能值。用于根據電容仿真性能值的方法在本領域是已知的，因此這里不再進行討論。比較從不同的掩模偏移組合獲得的性能值來查找最壞情況的性能值，例如關鍵路徑的最差定時。再次，盡管不能預期制造時的實際掩模偏移，但已經獲得了發(fā)生最壞情況時電路的性能值，并且將在步驟28中進行記錄?？赏ㄟ^包括軟件和硬件的計算機來執(zhí)行實施例中的工藝步驟。此外，實施例的中間和最終結果可保存在諸如硬盤驅動器、光盤等的非易失性可讀介質上。例如，諸如圖2A至圖2C、圖6、圖7、圖11和圖13所示的各種布局圖樣、圖9所示并對應于方程式3至8的的技術文件、如(圖16的步驟20)所處理的集成電路的布局和分解(包括雙重圖樣化圖 樣)可保存在非易失性可讀介質上。此外，圖16所示的工藝步驟20至34還可以通過計算機來執(zhí)行，該計算機檢索用于執(zhí)行工藝步驟20至34中的步驟的程序碼。程序碼還可以保存在在諸如硬盤驅動器、光盤等的非易失性可讀介質上。在先前步驟中獲得的最壞情況的性能值針對一個分解，針對步驟20中獲得的每一個可用分解，循環(huán)用于計算/估計最壞情況的性能值。在循環(huán)中，確定是否已經計算了所有分解的最壞情況的性能值(步驟30)，如果沒有，則針對下一分解執(zhí)行計算。如果已經計算了所有分解的最壞情況的性能值，則針對進一步的檢查輸出最壞情況的性能值(步驟32)。在一個實施例中，可以選擇最壞情況的性能值在所有分解的最壞情況的性能值中是最好的分解(步驟34)，并用于制造物理雙重圖樣化光刻掩模maskl和mask2。然后，可以使用所選分解中晶片上制造集成電路。由于估計了最壞情況的性能值，所以設計者在設計時可以執(zhí)行設計容限分析并檢查最壞情況的性能值(諸如最壞情況的定時或最壞情況的噪聲)是否在設計容限中。此外，通過采用最壞情況的性能值在所有可用分解中是最好的分解，工廠可以使用最佳分解方案來制造集成電路。根據實施例，一種方法包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局。根據該布局生成多個雙重圖樣化分解，多個雙重圖樣化分解的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣。確定第一和第二掩模之間的最大偏移，其中，最大偏移是用于在晶片上實施布局的制造工藝中的最大預期掩模偏移。對于多個雙重圖樣化分解的每一個，仿真最壞情況的性能值。使用由最大偏移限定的范圍內的掩模偏移來執(zhí)行仿真的步驟，以及其中，仿真步驟包括根據圖樣之間的間隔計算圖樣的電容，其中，使用高階方程式或分段方程式執(zhí)行計算步驟。高階方程式將圖樣的電容表示為間隔的高階函數。分段方程式將電容表示為間隔的分段函數。根據可選實施例，一種方法包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局。根據該布局生成多個雙重圖樣化分解，多個雙重圖樣化分解的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣。布局中圖樣的電容被確定為圖樣之間間隔的函數，其中，通過高階方程式(具有等式或大于2的階次)表示函數。確定第一和第二掩模之間的最大偏移，其中，最大偏移是用于在硅晶片上實施布局的制造工藝中的最大預期掩模偏移。使用最大偏移和高階方程式計算圖樣的新電容。對于多個雙重圖樣化分解的每一個，新電容用于計算性能值。比較多個雙重圖樣化分解的性能值以選擇多個雙重圖樣化分解中的一個，其中，多個雙重圖樣化分解中的一個性能值在所有的多個雙重圖樣化分解中是最好的。使用多個雙重圖樣化分解中的一個來制造雙重圖樣化掩模組。根據又一個實施例，一種方法包括從非易失性計算機可讀存儲介質中檢索集成電路設計的布局。根據該布局生成多個雙重圖樣化分解，多個雙重圖樣化分解的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣。布局中圖樣的電容被確定為圖樣之間間隔的函數，其中，該函數被表示為分段方程式，其中，間隔被分為至少二個片段。確定第一和第二掩模之間的最大偏移，其中，最大偏移是用于在硅晶片上實施布局的制造工藝中的最大預期掩模偏移。使用最大偏移和分段方程式計算圖樣的新電容。對于多個雙重圖樣化分解的每一個，新電容用于計算性能值。比較多個雙重圖樣化分解的性能值以選擇多個雙重圖樣化分解中的一個，其中，多個雙重圖樣化分解中的一個性能值在所有的多個雙重圖樣化分解中是最好的。使用多個雙重圖樣化分解中的一個來制造雙重圖樣化掩模組。
盡管已經詳細描述了本發(fā)明的實施例及其優(yōu)點，但應該理解，在不背離由所附權利要求限定的本公開的精神和范圍的情況下，可以進行各種改變、替換和修改。此外，本申請的范圍不限于說明書中描述的處理、機器、制造、物質組成、裝置、方法和步驟的特定實施例。如本領域的技術人員可以從本發(fā)明實施例的公開所容易理解的，可以根據本公開利用現有或稍后開發(fā)的執(zhí)行與本文所描述對應實施例基本相同的功能并實現基本相同結果的處理、機器、制造、物質組成、裝置、方法或步驟。因此，所附權利要求用于在它們的范圍內包括這些處理、機器、制造、物質組成、裝置、方法或步驟。
權利要求
1.一種方法，包括 從非易失性計算機可讀存儲介質中檢索集成電路設計的布局； 根據所述布局生成多個雙重圖樣化分解部，所述多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣； 確定所述第一掩模和所述第二掩模之間的最大偏移，其中，所述最大偏移是用于在晶片上實施所述布局的制造工藝中的最大預期掩模偏移；以及 對于所述多個雙重圖樣化分解部的每一個，仿真最壞情況的性能值，其中，使用由所述最大偏移限定的范圍內的掩模偏移來執(zhí)行仿真步驟，以及其中，仿真步驟包括 根據所述圖樣之間的間隔計算所述圖樣的電容，其中，使用高階方程式或分段方程式執(zhí)行計算步驟，以及其中，所述高階方程式將所述圖樣的電容表示為所述間隔的高階函數，以及其中，所述分段方程式將所述電容表示為所述間隔的分段函數。
2.根據權利要求I所述的方法，還包括 比較所述多個雙重圖樣化分解部的最壞情況的性能值； 從所述多個雙重圖樣化分解部中選擇一個分解，其中，所述一個分解部的最壞情況的性能值在所述多個雙重圖樣化分解部的最壞情況的性能值中是最好的；以及使用所述一個分解部來在晶片上執(zhí)行雙重圖樣化光刻步驟。
3.根據權利要求I所述的方法，還包括 生成技術文件，所述技術文件包括 作為所述圖樣之間的間隔的函數的所述布局中圖樣的電容；以及在所述間隔中改變的所述電容的電容敏感度，其中，在仿真所述多個雙重圖樣化分解部的每一個的最壞情況的性能值的步驟中使用所述技術文件。
4.根據權利要求3所述的方法，還包括 從所述技術文件中檢索初始電容； 執(zhí)行計算所述電容的步驟，以根據所述初始電容和所述掩模偏移中的一個生成新電容；以及 使用所述新電容來計算所述集成電路設計的性能值，所述性能值對應于所述掩模偏移中的一個。
5.根據權利要求I所述的方法，使用具有等于或大于2的階次的高階方程式來執(zhí)行計算所述電容的步驟。
6.根據權利要求5所述的方法，還包括 從技術文件中檢索所述高階方程式的表征參數；以及 使用從所述技術文件中檢索的所述高階方程式的所述表征參數來執(zhí)行計算所述電容的步驟。
7.根據權利要求I所述的方法，其中，使用所述分段方程式來執(zhí)行計算所述電容的步驟。
8.一種方法，包括 從非易失性計算機可讀存儲介質中檢索集成電路設計的布局； 根據所述布局生成多個雙重圖樣化分解部，所述多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣；將所述布局中的所述圖樣的電容確定為所述圖樣之間的間隔的函數，其中，通過具有等于或大于2的階次的高階方程式來表示所述函數； 確定所述第一掩模和所述第二掩模之間的最大偏移，其中，所述最大偏移是用于在娃晶片上實施所述布局的制造工藝中的最大預期的偏移； 使用所述最大偏移和所述高階方程式來計算所述圖樣的新電容； 對于所述多個雙重圖樣化分解部的每一個，使用所述新電容來計算性能值； 比較所述多個雙重圖樣化分解部的性能值，以選擇所述多個雙重圖樣化分解部中的一個，所述多個雙重圖樣化分解部中的一個的性能值在所有的所述多個雙重圖樣化分解中是最好的；以及 使用所述多個雙重圖樣化分解部中的一個來制造雙重圖樣化掩模組。
9.根據權利要求8所述的方法，其中，所述高階方程式被表示為 其中，參數C。表示對應于間隔S的電容值，Cetl表示對應于基準間隔SO的電容，以及N表示所述高階方程式的階次。
10.一種方法，包括 從非易失性計算機可讀存儲介質中檢索集成電路設計的布局； 根據所述布局生成多個雙重圖樣化分解部，所述多個雙重圖樣化分解部的每一個都包括被分離為雙重圖樣化掩模組的第一掩模和第二掩模的圖樣； 將所述布局中的所述圖樣的電容確定為所述圖樣之間的間隔的函數，其中，所述函數被表示為分段方程式，所述間隔被分為至少2個片段； 確定所述第一掩模和所述第二掩模之間的最大偏移，其中，所述最大偏移是用于在娃晶片上實施所述布局的制造工藝中的最大預期的偏移； 使用所述最大偏移和所述分段方程式來計算所述圖樣的新電容； 對于所述多個雙重圖樣化分解部的每一個，使用所述新電容來計算性能值； 比較所述多個雙重圖樣化分解部的性能值，以選擇所述多個雙重圖樣化分解部中的一個，所述多個雙重圖樣化分解部中的一個的性能值在所有的所述多個雙重圖樣化分解部中是最好的。
全文摘要
一種方法，包括提供集成電路設計；以及根據布局生成多個雙重圖樣化分解，多個雙重圖樣化分解中的每一個都包括分離為雙重圖樣化掩模組的第一掩模和第二掩模。確定第一和第二掩模之間的最大偏移，其中，最大偏移是用于在晶片上實施所述布局的制造工藝中的最大預期掩模偏移。對于多個雙重圖樣化分解的每一個，使用由最大偏移限定的范圍內的掩模偏移來仿真最壞情況的性能值。仿真最壞情況性能的步驟包括計算對應于掩模偏移的電容值，并且使用高階方程式或分段方程式計算電容值。
文檔編號G03F1/68GK102841500SQ20121004255
公開日2012年12月26日 申請日期2012年2月22日 優(yōu)先權日2011年6月24日
發(fā)明者蘇哿穎, 王中興, 管瑞豐, 趙孝蜀, 鄭儀侃 申請人:臺灣積體電路制造股份有限公司