一種opc驗證方法以及掩膜版的制備方法
【專利摘要】本發(fā)明公開了一種OPC驗證方法以及掩膜版的制備方法，提供OPC后的圖案，根據(jù)所述OPC后的圖案計算AEI輪廓并標出超出目標值誤差的區(qū)域，之后進行器件模擬，檢測模擬后的器件的電性能，以此判斷OPC后的圖案的優(yōu)劣，并在此基礎(chǔ)上進行掩膜版的制備。本發(fā)明將OPC的驗證引入到直接檢測器件的電性能這一方向，可以捕捉到對器件的生產(chǎn)具有不良影響的光刻變動，為制造良好的器件打下了較佳的基礎(chǔ)，同時依據(jù)對電性能的檢測能夠捕捉到設(shè)計薄弱點，有利于掩膜版制造工藝的持續(xù)改善，從而有效的優(yōu)化了設(shè)計過程，極大的節(jié)省了時間和投入資本。
【專利說明】一種OPC驗證方法以及掩膜版的制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路制造領(lǐng)域，特別涉及一種OPC驗證方法以及掩膜版的制備方法。
【背景技術(shù)】
[0002]集成電路的生產(chǎn)制造是一個非常復(fù)雜的過程，其中，光刻技術(shù)是最復(fù)雜的技術(shù)之一，也是推動集成電路工藝發(fā)展的重要動力，光刻技術(shù)的強大與否直接決定著芯片的性能。
[0003]然而，現(xiàn)在存在著一個重要的問題是:由于光的性質(zhì)，不可避免的會產(chǎn)生光刻的變化(Litho variations),例如對于通孔層(Contact layer)而言,會造成通孔和多晶娃(Poly)之間的位置發(fā)生變化，通孔本身的形狀也會受到影響，以及引起通孔區(qū)域的變化，這對器件的飽和電流(Saturation Current)、時序(Timing)、功率(Power)等都有著一定的影響，目前，半導(dǎo)體制程工藝已向著32/28nm以下發(fā)展,但是光刻設(shè)備卻依然停留在193nm這一尺寸，那么這種差異就更容易造成光刻的變化，從而導(dǎo)致圖案質(zhì)量產(chǎn)生很大的變動，也就是對上述電性能產(chǎn)生的影響已經(jīng)不可忽略。
[0004]光刻的變化會引起器件的性能下降，從而影響SRAM等器件的質(zhì)量，如對功能的影響和對性能的影響(比如穩(wěn)定性，讀寫能力等)。為此，業(yè)界在采用OPC過程制備掩膜版時，還引入了一步OPC的驗證過程，通常稱為Post OPCverification,但是目前的OPC驗證方法僅僅是針對可形成在硅片上的圖形的樣式，具體請參考圖1，現(xiàn)有工藝的OP C驗證首先提供OP C后的圖案，針對所需要的工序，如光刻、刻蝕工藝選用光刻模型、光阻模型(圖中未列出)或刻蝕模型來驗證該工藝后的圖形的樣式，即若要檢測ADI(After DevelopmentInspection)后的圖案,則米用光刻模型,若要檢測AEI (After EtchInspection)后的圖案，則選擇刻蝕模型，之后檢測計算后的圖案的結(jié)構(gòu)，比如是否存在搭橋(Bridge)、斷裂(Pinch)、通孔的覆蓋率(Contact coverage)、尺寸異常(CDvariation)、線段縮短(Line end shortening)等,并將檢測結(jié)果輸出。實際上,這種驗證是不能夠捕捉到光刻的變化所導(dǎo)致的器件性能變動。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種OPC驗證方法以及掩膜版的制備方法，以解決現(xiàn)有技術(shù)中對OPC的驗證不能夠檢測到器件電性能的變動的問題。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種OPC驗證方法，包括:
[0007]提供OPC后的圖案；
[0008]根據(jù)所述OPC后的圖案計算AEI輪廓，并標出超出目標值誤差的區(qū)域；
[0009]由模擬器對所述AEI輪廓進行器件模擬；
[0010]檢測模擬后的器件的電性能；
[0011]輸出檢測結(jié)果。
[0012]可選的，對于所述的OPC驗證方法，根據(jù)所述OPC后的圖案計算AEI輪廓的步驟中結(jié)合工藝模型。
[0013]可選的，對于所述的OPC驗證方法，所述工藝模型包括結(jié)合光刻和基于刻蝕規(guī)則的模型或刻蝕模型。
[0014]可選的，對于所述的OPC驗證方法，所述超出目標值誤差的區(qū)域包括如下因素:通孔和柵極線之間的距離、通孔的大小或通孔的形狀。
[0015]可選的，對于所述的OPC驗證方法，所述器件模擬針對超出目標值誤差的區(qū)域模擬出所述通孔和柵極線之間的距離、通孔的大小或通孔的形狀。
[0016]可選的，對于所述的OPC驗證方法，檢測與所述通孔和柵極線之間的距離、通孔的大小或通孔的形狀相關(guān)的電性能。
[0017]可選的，對于所述的OPC驗證方法，在檢測模擬后的器件的電性能之前，設(shè)定電性能閾值。
[0018]可選的，對于所述的OPC驗證方法，所述電性能包括電阻、電容、飽和電流、漏電流、時序或功率中的一種或多種。
[0019]本發(fā)明提供一種掩膜版的制備方法，包括:
[0020]提供基板；
[0021]利用如上所述的OPC驗證方法對OPC后的圖案進行檢測，若檢測結(jié)果合格則將所述OPC后的圖案制備在所述基板上以形成掩膜版。
[0022]與現(xiàn)有技術(shù)相比，在本發(fā)明提供的OPC驗證方法以及掩膜版的制備方法中，將OPC的驗證引入到直接檢測器件的電性能這一方向，可以捕捉到對器件的生產(chǎn)具有不良影響的光刻變動，為制造良好的器件打下了較佳的基礎(chǔ)，同時依據(jù)對電性能的檢測能夠捕捉到設(shè)計薄弱點，有利于掩膜版制造工藝的持續(xù)改善，從而有效的優(yōu)化了設(shè)計過程，極大的節(jié)省了時間和投入資本。
【專利附圖】

【附圖說明】
[0023]圖1為現(xiàn)有工藝的OPC驗證方法的流程圖；
[0024]圖2為本發(fā)明實施例的掩膜版的制備方法的流程圖；
[0025]圖3為本發(fā)明實施例的掩膜版的制備方法過程中選擇要標記的AEI輪廓的示意圖；
[0026]圖4為檢測后對影響電性能的圖案進行標記的示意圖。
【具體實施方式】
[0027]以下結(jié)合附圖和具體實施例對本發(fā)明提供的OPC驗證方法以及掩膜版的制備方法作進一步詳細說明。根據(jù)下面說明和權(quán)利要求書，本發(fā)明的優(yōu)點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式，僅用以方便、明晰地輔助說明本發(fā)明實施例的目的。
[0028]請參考圖2?圖4，提供OPC后的圖案；根據(jù)所述OPC后的圖案計算AEI (AfterEtch Inspection)圖案，即刻蝕后硅片上所顯示的結(jié)構(gòu)，并標記出超出目標值誤差的區(qū)域，所述目標值誤差可以由工藝要求或者行業(yè)經(jīng)驗進行設(shè)定。為了能夠有效的進行操作，還需要結(jié)合工藝模型進行計算AEI輪廓。
[0029]本發(fā)明實施例采用結(jié)合光刻和基于刻蝕規(guī)則的模型或刻蝕模型，也就是說，需要的是能夠展現(xiàn)出刻蝕后的情況的模型，在此基礎(chǔ)上，觀察得到的AEI輪廓，并標記出以下超出目標值誤差的區(qū)域:可以是通孔和柵極線(gate line)之間的距離異常的區(qū)域、通孔的大小異常的區(qū)域或者通孔的形狀異常的區(qū)域等，如圖3所示，通孔311和柵極線(gate line)312之間的距離為31.50nm，而正常情況應(yīng)該是33.0Onm，則應(yīng)當對第一區(qū)域31進行標記，在第二區(qū)域32中，通孔321的大小小于正常大小(即沒有與其外的四邊形相切)，應(yīng)當進行標記，在第三區(qū)域33中，通孔331的形狀為橢圓形，而正常則應(yīng)當為圓形，如通孔332或通孔331中的虛線部分所示，也應(yīng)當進行標記，圖3只是象征性的進行舉例說明，而不是窮舉，如還可以是相鄰?fù)组g的距離等，由于在制造過程中，這幾處區(qū)域會導(dǎo)致器件受到影響，使其性能下降，故提前有針對性的檢測一下能夠避免或者降低影響。
[0030]接著采用模擬器對所述AEI輪廓進行器件模擬，尤其是要模擬出所述超出目標值誤差的區(qū)域，這里可以采用TCAD工具，按照超出目標值誤差的區(qū)域進行模擬，針對超出目標值誤差的區(qū)域模擬出所述通孔和柵極線之間的距離、通孔的大小或通孔的形狀。優(yōu)選的，也應(yīng)當將所述超出目標值誤差的區(qū)域周圍部分結(jié)合在一起進行模擬，從而得到較完整的器件結(jié)構(gòu)，為了能夠得到其具體的結(jié)構(gòu)，需要模擬出超出目標值誤差的區(qū)域的2D (二維)結(jié)構(gòu)圖和3D (三維)結(jié)構(gòu)圖，這也能夠方便計算和研究模擬出的結(jié)構(gòu)所具有的相關(guān)參數(shù)。
[0031]模擬后，需要檢測模擬出的器件的電性能，這也是本發(fā)明實施例對工藝模型進行限定為能夠展現(xiàn)出刻蝕后的情況的模型的原因，如果單純是光刻模型，那么只能夠測量圖案的物理形狀是否存在異常，而不能夠深入了解相關(guān)的形狀能夠給器件的最終性能帶來何種影響。
[0032]檢測所述模擬出的通孔和柵極線之間的距離、通孔的大小或通孔的形狀相關(guān)的電性能，具體可以包括:電阻(resistance)、電容(capacitance)、飽和電流(saturationcurrent)、漏電流(leakage)、時序(timing)或功率(power)等中的一種或者多種，當然也可以針對不同的工藝要求或者生產(chǎn)經(jīng)驗增加相關(guān)的檢測對象?？梢詢?yōu)選為需要設(shè)計一張表格，表中標記出相關(guān)區(qū)域的檢測對象，所述檢測對象在該區(qū)域應(yīng)當具有的規(guī)格閾值(specification),如表一所示,所述規(guī)格則是依據(jù)生產(chǎn)工藝和/或客戶要求進行設(shè)定，之 后記錄在該區(qū)域其實際的性能。
[0033]
【權(quán)利要求】
1.一種OPC驗證方法，其特征在于，包括: 提供OPC后的圖案； 根據(jù)所述OPC后的圖案計算AEI輪廓，并標出超出目標值誤差的區(qū)域； 由模擬器對所述AEI輪廓進行器件模擬； 檢測模擬后的器件的電性能； 輸出檢測結(jié)果。
2.如權(quán)利要求1所述的OPC驗證方法，其特征在于，根據(jù)所述OPC后的圖案計算AEI輪廓的步驟中結(jié)合工藝模型。
3.如權(quán)利要求2所述的OPC驗證方法，其特征在于，所述工藝模型包括結(jié)合光刻和基于刻蝕規(guī)則的模型或刻蝕模型。
4.如權(quán)利要求1所述的OPC驗證方法，其特征在于，所述超出目標值誤差的區(qū)域包括如下因素:通孔和柵極線之間的距離、通孔的大小或通孔的形狀。
5.如權(quán)利要求4所述的OPC驗證方法，其特征在于，所述器件模擬針對超出目標值誤差的區(qū)域模擬出所述通孔和柵極線之間的距離、通孔的大小或通孔的形狀。
6.如權(quán)利要求4所述的OPC驗證方法，其特征在于，檢測與所述通孔和柵極線之間的距離、通孔的大小或通孔的形狀相關(guān)的電性能。
7.如權(quán)利要求1所述的OPC驗證方法，其特征在于，在檢測模擬后的器件的電性能之前，設(shè)定電性能閾值。
8.如權(quán)利要求7所述的OPC驗證方法，其特征在于，所述電性能包括電阻、電容、飽和電流、漏電流、時序或功率中的一種或多種。
9.一種掩膜版的制備方法,其特征在于,包括: 提供基板； 利用如權(quán)利要求廣8中任一項所述的OPC驗證方法對OPC后的圖案進行檢測，若檢測結(jié)果合格則將所述OPC后的圖案制備在所述基板上以形成掩膜版。
【文檔編號】G03F1/36GK103777459SQ201210413898
【公開日】2014年5月7日 申請日期:2012年10月25日 優(yōu)先權(quán)日:2012年10月25日
【發(fā)明者】張婉娟 申請人:中芯國際集成電路制造(上海)有限公司