一種薄膜晶體管陣列基板及液晶面板的制作方法
【專利摘要】本發(fā)明公開了一種薄膜晶體管陣列基板及液晶面板。該薄膜晶體管陣列基板包括：基板，以及形成于基板上的硅薄膜晶體管、半導(dǎo)體氧化物晶體管和電容。其中，硅薄膜晶體管和半導(dǎo)體氧化物晶體管具有相同的頂柵結(jié)構(gòu)，從而可以兼容硅薄膜晶體管和半導(dǎo)體氧化物晶體管制程，減少光刻膠掩膜板的使用次數(shù)，進(jìn)而減少薄膜晶體管陣列基板的生產(chǎn)成本。另外，電容和硅薄膜晶體管或半導(dǎo)體氧化物晶體管重疊設(shè)置，從而可以大大增加底發(fā)射的OLED的開口率。
【專利說明】
一種薄膜晶體管陣列基板及液晶面板
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及液晶顯示領(lǐng)域，特別是涉及一種薄膜晶體管陣列基板及液晶面板。
【背景技術(shù)】
[0002]有機(jī)電致發(fā)光二極管(organic light-emitting d1de，0LED)顯示器是一種新興的平板顯示器，其具備自發(fā)光，對(duì)比度高，厚度薄，視角廣，反應(yīng)速度快，可用于柔性顯示面板等優(yōu)異的特性，因此具有非常好的發(fā)展前景。
[0003]OLED作為一種自發(fā)光顯示，目前，較為成熟的技術(shù)是采用低溫多晶硅(LTPS，lowtemperature poly si I icon)分別制備CMOS電路中PMOS區(qū)域和NMOS區(qū)域的半導(dǎo)體層來驅(qū)動(dòng)OELD顯示。其中，在利用LTPS工藝制備CMOS電路的過程中，需要使用至少9次以上的光刻膠掩膜板和至少4次以上的摻雜工藝(P型離子摻雜，η型離子摻雜，LDD摻雜及Ch摻雜)，制作流程復(fù)雜，生產(chǎn)成本較高。
[0004]同時(shí)，LTPS技術(shù)由于多晶硅(polySi)的載流子迀移率很大，從而造成關(guān)態(tài)電流(1ff)較大，導(dǎo)致容易形成殘像(image sticking)。同時(shí)，關(guān)態(tài)電流較大則需要W/L值更小，因此在薄膜晶體管(TFT)設(shè)計(jì)中柵極長(zhǎng)度值(L值)偏大，柵極寬度值(W值)偏小，目前S型較多，造成有源區(qū)(AA區(qū))的TFT面積增大，導(dǎo)致開口率降低。
[0005]因此，如何實(shí)現(xiàn)一種制程簡(jiǎn)單、開口率高的薄膜晶體管陣列基板以驅(qū)動(dòng)OELD顯示是一個(gè)亟待解決的問題。

【發(fā)明內(nèi)容】

[0006]本發(fā)明主要解決的技術(shù)問題是提供一種薄膜晶體管陣列基板及液晶面板，能夠以相對(duì)簡(jiǎn)單的制程制造開口率較高的用于驅(qū)動(dòng)OLED顯示的薄膜晶體管陣列基板。
[0007]為解決上述問題，本發(fā)明采用的一個(gè)技術(shù)方案是:提供一種薄膜晶體管陣列基板，該薄膜晶體管陣列基板包括:基板，以及形成于基板上的硅薄膜晶體管、半導(dǎo)體氧化物晶體管和電容;硅薄膜晶體管和半導(dǎo)體氧化物晶體管具有頂柵結(jié)構(gòu)；電容和硅薄膜晶體管或電容和半導(dǎo)體氧化物晶體管重疊設(shè)置。
[0008]其中，薄膜晶體管陣列基板包括:間隔設(shè)置于基板上的多晶硅層和半導(dǎo)體氧化層；覆蓋多晶硅層和半導(dǎo)體氧化層的柵極絕緣層；間隔設(shè)置于柵極絕緣層上的第一柵極、第一金屬層、第二柵極，其中，第一柵極位于多晶硅層的上方，第二柵極位于半導(dǎo)體氧化層的上方;覆蓋第一柵極、第一金屬層和第二柵極的蝕刻阻擋層，蝕刻阻擋層包括層迭設(shè)置的第一絕緣層和第二絕緣層;設(shè)置于蝕刻阻擋層上的源漏金屬層，源漏金屬層包括間隔設(shè)置的第一源極、第一漏極、第二源極和第二漏極，其中，第一源極和第一漏極分別與多晶硅層相接觸，第二源極和第二漏極分別與半導(dǎo)體氧化層相接觸;其中，多晶硅層、柵極絕緣層、第一柵極、蝕刻阻擋層、第一源極和第一漏極形成硅薄膜晶體管;半導(dǎo)體氧化層、柵極絕緣層、第二柵極、蝕刻阻擋層、第二源極和第二漏極形成半導(dǎo)體氧化物晶體管。
[0009]其中，硅薄膜晶體管進(jìn)一步包括浮動(dòng)?xùn)艠O;其中，浮動(dòng)?xùn)艠O設(shè)置于第一絕緣層和第二絕緣層之間，其中，浮動(dòng)?xùn)艠O位于第一柵極的上方。
[0010]其中，薄膜晶體管陣列基板包括第二金屬層，第二金屬層由第一漏極的一部分形成;其中，第一金屬層位于多晶硅層的上方;其中，第一金屬層、蝕刻阻擋層和第二金屬層形成電容。
[0011]其中，薄膜晶體管陣列基板包括第三金屬層，第三金屬層設(shè)置于第一絕緣層和第二絕緣層之間，且位于第二柵極的上方;其中，第二柵極、第一絕緣層和第三金屬層形成電容。
[0012]其中，第一金屬層位于多晶硅層和半導(dǎo)體氧化層之間，第一金屬層與第一漏極相接觸。
[0013]其中，浮動(dòng)?xùn)艠O和第三金屬層采用同一道光罩制程形成。
[0014]其中，第一柵極和第二柵極采用同一道光罩制程形成。
[0015]其中，薄膜晶體管陣列基板進(jìn)一步包括緩沖層;其中，緩沖層設(shè)置于基板上;其中，多晶硅層和半導(dǎo)體氧化層間隔設(shè)置于緩沖層上。
[0016]為解決上述技術(shù)問題，本發(fā)明采用的另一個(gè)技術(shù)方案是:提供一種液晶面板，該液晶面板包括了上述的薄膜晶體管陣列基板。
[0017]本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明的保密晶體管陣列基板及液晶面板包括基板，以及形成于基板上的硅薄膜晶體管、半導(dǎo)體氧化物晶體管和電容。其中，硅薄膜晶體管和半導(dǎo)體氧化物晶體管具有相同的頂柵結(jié)構(gòu)，從而可以兼容硅薄膜晶體管和半導(dǎo)體氧化物晶體管制程，減少光刻膠掩膜板的使用次數(shù)，進(jìn)而減少薄膜晶體管陣列基板的生產(chǎn)成本。另外，電容和硅薄膜晶體管或電容和半導(dǎo)體氧化物晶體管重疊設(shè)置，從而可以大大增加底發(fā)射的OLED的開口率。
【附圖說明】
[0018]圖1是本發(fā)明第一實(shí)施例的薄膜晶體管陣列基板的結(jié)構(gòu)示意圖；
[0019]圖2是本發(fā)明第二實(shí)施例的薄膜晶體管陣列基板的結(jié)構(gòu)示意圖；
[0020]圖3是本發(fā)明實(shí)施例的液晶面板的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0021]下面結(jié)合附圖和實(shí)施方式對(duì)本發(fā)明進(jìn)行詳細(xì)說明。
[0022]圖1是本發(fā)明第一實(shí)施例的薄膜晶體管陣列基板的結(jié)構(gòu)示意圖。如圖1所示，薄膜晶體管陣列基板10包括基板11、以及形成于基板11上的硅薄膜晶體管101、半導(dǎo)體氧化物晶體管102和電容103。
[0023]其中，硅薄膜晶體管101和半導(dǎo)體氧化物晶體管102具有相同的頂柵結(jié)構(gòu)，硅薄膜晶體管101和電容103重疊設(shè)置。
[0024]其中，硅薄膜晶體管101可以為L(zhǎng)TPS晶體管，半導(dǎo)體氧化物晶體管102可以為IGZO晶體管。在本實(shí)施例中，硅薄膜晶體管101是P溝道設(shè)備(也即PMOS晶體管)，半導(dǎo)體氧化物晶體管102是N溝道設(shè)備(也即匪OS晶體管)，硅薄膜晶體管101和半導(dǎo)體氧化物晶體管102相結(jié)合來制備CMOS電路從而驅(qū)動(dòng)OLED顯示。其中，硅薄膜晶體管101作為驅(qū)動(dòng)晶體管，半導(dǎo)體氧化物晶體管102作為開關(guān)晶體管。
[0025]具體來說，薄膜晶體管陣列基板10依次包括基板11、緩沖層12、多晶硅層13、半導(dǎo)體氧化層14、柵極絕緣層15、柵極金屬層16、蝕刻阻擋層17和源漏金屬層18。
[0026]緩沖層12設(shè)置于基板11上。多晶硅層13和半導(dǎo)體氧化層14間隔設(shè)置在緩沖層12上。優(yōu)選地，多晶硅層13的材料為多晶硅(poly Si)，半導(dǎo)體氧化層的材料為銦鎵鋅氧化物(IGZO)。在其它實(shí)施例中，薄膜晶體管陣列基板10也可以不包括緩沖層12，此時(shí)，多晶硅層13和半導(dǎo)體氧化層14間隔設(shè)置在基板11上。
[0027]柵極絕緣層15覆蓋多晶硅層13和半導(dǎo)體氧化層14。
[0028]柵極金屬層16設(shè)置在柵極絕緣層15上。其中，柵極金屬層16包括間隔設(shè)置柵極絕緣層上的第一柵極161、第一金屬層162和第二柵極163。其中，第一柵極161位于多晶娃層13的上方，第二柵極163位于半導(dǎo)體氧化層14的上方。優(yōu)選地，第一柵極161、第一金屬層162和第二柵極163采用同一道光罩制程。優(yōu)選地，柵極金屬層16的材料為鍺(GE)。
[0029]蝕刻阻擋層17覆蓋第一柵極161、第一金屬層162和第二柵極163。其中，蝕刻阻擋層17包括層迭的第一絕緣層171和第二絕緣層172。優(yōu)選地，第一絕緣層171的材料為氮化硅(SiN)，第二絕緣層172的材料為氧化硅(S1)。
[0030]源漏極金屬層18設(shè)置在蝕刻阻擋層17上。源漏極金屬層包括間隔設(shè)置的第一源極181、第一漏極182、第二源極183和第二漏極184。其中，第一源極181和第一漏極182分別與多晶硅層13相接觸，第二源極183和第二漏極184分別與半導(dǎo)體氧化層14相接觸。
[0031]其中，多晶硅層13、柵極絕緣層15、第一柵極161、蝕刻阻擋層17、第一源極181和第一漏極182形成硅薄膜晶體管101;半導(dǎo)體氧化層14、柵極絕緣層15、第二柵極163、蝕刻阻擋層17、第二源極183和第二漏極184形成半導(dǎo)體氧化物晶體管102。
[0032]優(yōu)選地，為了提高硅薄膜晶體管101的柵控制力，硅薄膜晶體管101進(jìn)一步包括浮動(dòng)?xùn)艠O164，浮動(dòng)?xùn)艠O164設(shè)置于第一絕緣層171和第二絕緣層172之間，浮動(dòng)?xùn)艠O164位于第一柵極161的上方。其中，浮動(dòng)?xùn)艠O164的引入，增大了硅薄膜晶體管101的柵控能力，進(jìn)而使得硅薄膜晶體管101可以應(yīng)對(duì)更高的驅(qū)動(dòng)電壓。
[0033]在本實(shí)施例中，薄膜晶體管陣列基板10進(jìn)一步包括第二金屬層19，第二金屬層19由第一漏極182的一部分形成。第二金屬層19、蝕刻阻擋層17和第一金屬層162形成電容103。優(yōu)選地，第一金屬層162位于多晶娃層13的上方，第二金屬層19與第一金屬層162相對(duì)設(shè)置。本領(lǐng)域的技術(shù)人員可以理解，在其它實(shí)施例中，第二金屬層19也可以由第一源極181的一部分形成，此時(shí)，第一金屬層19的位置位于第一柵極161遠(yuǎn)離第二柵極163的側(cè)邊，且第二金屬層19和第一金屬層162相對(duì)設(shè)置。
[0034]在本實(shí)施例中，電容103和硅薄膜晶體管101重疊設(shè)置，從而為底發(fā)射(Bottom-emiss1n)的OLED增大了開口率。由于作為電容103的下基板的第一金屬層162和第一柵極161以及第二柵極163采用同一道光罩，作為電容103的上基板的第二金屬層19和第一漏極182采用同一道光罩，從而使得薄膜晶體管陣列基板10中電容103的制程更加簡(jiǎn)單，進(jìn)而降低了生產(chǎn)成本。
[0035]本領(lǐng)域的技術(shù)人員可以理解，在本實(shí)施例中使用兩種不同類型的晶體管也即硅薄膜晶體管101和半導(dǎo)體氧化物晶體管102來驅(qū)動(dòng)OLED顯示，與現(xiàn)有技術(shù)相比，由于半導(dǎo)體氧化物晶體管102中氧化物的載流子迀移率值不高，從而使得關(guān)態(tài)電流較小，進(jìn)而使得W/L的設(shè)計(jì)條件更寬泛，可以在較小的柵極長(zhǎng)度值(L值)下也即較小尺寸的薄膜晶體管，達(dá)到為底發(fā)射的OLED增大開口率的效果。進(jìn)一步，硅薄膜晶體管101和半導(dǎo)體氧化物晶體管102具有相同的頂柵結(jié)構(gòu)，從而可以兼容硅薄膜晶體管101和半導(dǎo)體氧化物晶體管102制程，減少光刻膠掩膜板的使用次數(shù)，進(jìn)而簡(jiǎn)化薄膜晶體管陣列基板10的生產(chǎn)制程。
[0036]圖2是本發(fā)明第二實(shí)施例的薄膜晶體管陣列基板的結(jié)構(gòu)示意圖。如圖2所示，薄膜晶體管陣列基板20包括基板21、以及形成于基板21上的硅薄膜晶體管201、半導(dǎo)體氧化物晶體管202和電容203。
[0037]其中，硅薄膜晶體管201和半導(dǎo)體氧化物晶體管202具有頂柵結(jié)構(gòu)，半導(dǎo)體氧化物晶體管202和電容203重疊設(shè)置。
[0038]具體來說，薄膜晶體管陣列基板20依次包括基板21、緩沖層22、多晶硅層23、半導(dǎo)體氧化層24、柵極絕緣層25、柵極金屬層26、蝕刻阻擋層27和源漏金屬層28。
[0039]緩沖層22設(shè)置于基板21上。多晶硅層23和半導(dǎo)體氧化層24間隔設(shè)置在緩沖層22上。柵極絕緣層25覆蓋多晶硅層23和半導(dǎo)體氧化層24。
[0040]柵極金屬層26設(shè)置在柵極絕緣層25上。其中，柵極金屬層26包括間隔設(shè)置柵極絕緣層25上的第一柵極261、第一金屬層262和第二柵極263，第一柵極261、第一金屬層262和第二柵極263采用同一道光罩制程形成。其中，第一柵極261位于多晶硅層23的上方，第二柵極263位于半導(dǎo)體氧化層24的上方。
[0041 ]蝕刻阻擋層27覆蓋第一柵極261、第一金屬層262和第二柵極263。其中，蝕刻阻擋層27包括層迭的第一絕緣層271和第二絕緣層272。源漏極金屬層28設(shè)置在蝕刻阻擋層27上。源漏極金屬層28包括間隔設(shè)置的第一源極281、第一漏極282、第二源極283和第二漏極284。其中，第一源極281和第一漏極282分別與多晶硅層23相接觸，第二源極283和第二漏極284分別與半導(dǎo)體氧化層24相接觸。
[0042]在本實(shí)施例中，多晶硅層23、柵極絕緣層25、第一柵極261、蝕刻阻擋層27、第一源極281和第一漏極282形成硅薄膜晶體管201;半導(dǎo)體氧化層24、柵極絕緣層25、第二柵極263、蝕刻阻擋層27、第二源極283和第二漏極284形成半導(dǎo)體氧化物晶體管202。
[0043]在本實(shí)施例中，優(yōu)選地，第一金屬層262位于多晶硅層23和半導(dǎo)體氧化層24之間，第一金屬層262與第一漏極282相接觸。
[0044]優(yōu)選地，為了提高硅薄膜晶體管201的柵控制力，硅薄膜晶體管201進(jìn)一步包括浮動(dòng)?xùn)艠O264，浮動(dòng)?xùn)艠O264設(shè)置于第一絕緣層271和第二絕緣層272之間，浮動(dòng)?xùn)艠O264位于第一柵極261的上方。其中，浮動(dòng)?xùn)艠O264的引入，增大了硅薄膜晶體管201的柵控能力，進(jìn)而使得硅薄膜晶體管201可以應(yīng)對(duì)更高的驅(qū)動(dòng)電壓。
[0045]在本實(shí)施例中，薄膜晶體管陣列基板20進(jìn)一步包括第三金屬層29。在本實(shí)施例中，第三金屬層29設(shè)置于第一絕緣層271和第二絕緣層272之間，第三金屬層29位于第二柵極263的上方。第二柵極263、第一絕緣層271和第三金屬層29形成電容203。
[0046]在本實(shí)施例中，電容203和半導(dǎo)體氧化物晶體管202重疊設(shè)置，從而為底發(fā)射的OLED增大了開口率。由于作為電容203的下基板采用第二柵極263，作為電容203的上基板的第三金屬層29與硅薄膜晶體管201中浮動(dòng)?xùn)艠O264采用同一道光罩，從而使得的薄膜晶體管陣列基板20中的電容203的制程更加簡(jiǎn)單，進(jìn)而降低了生產(chǎn)成本。另外，第三金屬層29的引入，增大了半導(dǎo)體氧化物晶體管202的柵控能力，進(jìn)而使得半導(dǎo)體氧化物晶體管202可以應(yīng)對(duì)更高的驅(qū)動(dòng)電壓。
[0047]圖3是本發(fā)明實(shí)施例的液晶面板的結(jié)構(gòu)示意圖。如圖3所示，液晶面板I包括了上述的薄膜晶體管陣列基板10或薄膜晶體管陣列基板20。
[0048]本發(fā)明的有益效果是:區(qū)別于現(xiàn)有技術(shù)的情況，本發(fā)明的薄膜晶體管陣列基板及液晶面板包括基板，以及形成于基板上的硅薄膜晶體管、半導(dǎo)體氧化物晶體管和電容。其中，硅薄膜晶體管和半導(dǎo)體氧化物晶體管具有相同的頂柵結(jié)構(gòu)，從而可以兼容硅薄膜晶體管和半導(dǎo)體氧化物晶體管制程，減少光刻膠掩膜板的使用次數(shù)，進(jìn)而減少薄膜晶體管陣列基板的生產(chǎn)成本。另外，電容和硅薄膜晶體管或半導(dǎo)體氧化物晶體管重疊設(shè)置，從而可以大大增加底發(fā)射的OLED的開口率。
[0049]以上所述僅為本發(fā)明的實(shí)施方式，并非因此限制本發(fā)明的專利范圍，凡是利用本發(fā)明說明書所作的等效結(jié)構(gòu)或等效流程變換，或直接或間接運(yùn)用在其他相關(guān)的技術(shù)領(lǐng)域，均同理包括在本發(fā)明的專利保護(hù)范圍內(nèi)。
【主權(quán)項(xiàng)】
1.一種薄膜晶體管陣列基板，其特征在于，所述薄膜晶體管陣列基板包括:基板，以及形成于所述基板上的硅薄膜晶體管、半導(dǎo)體氧化物晶體管和電容； 所述硅薄膜晶體管和所述半導(dǎo)體氧化物晶體管具有頂柵結(jié)構(gòu)； 所述電容和所述硅薄膜晶體管或所述電容和所述半導(dǎo)體氧化物晶體管重疊設(shè)置。2.根據(jù)權(quán)利要求1所述的薄膜晶體管陣列基板，其特征在于，所述薄膜晶體管陣列基板包括: 間隔設(shè)置于所述基板上的多晶硅層和半導(dǎo)體氧化層； 覆蓋所述多晶硅層和半導(dǎo)體氧化層的柵極絕緣層； 間隔設(shè)置于所述柵極絕緣層上的第一柵極、第一金屬層、第二柵極，其中，所述第一柵極位于所述多晶硅層的上方，所述第二柵極位于所述半導(dǎo)體氧化層的上方； 覆蓋所述第一柵極、第一金屬層和第二柵極的蝕刻阻擋層，所述蝕刻阻擋層包括層迭設(shè)置的第一絕緣層和第二絕緣層； 設(shè)置于所述蝕刻阻擋層上的源漏金屬層，所述源漏金屬層包括間隔設(shè)置的第一源極、第一漏極、第二源極和第二漏極，其中，所述第一源極和第一漏極分別與所述多晶硅層相接觸，所述第二源極和所述第二漏極分別與所述半導(dǎo)體氧化層相接觸； 其中，所述多晶硅層、所述柵極絕緣層、所述第一柵極、所述蝕刻阻擋層、所述第一源極和所述第一漏極形成所述硅薄膜晶體管;所述半導(dǎo)體氧化層、所述柵極絕緣層、所述第二柵極、所述蝕刻阻擋層、所述第二源極和所述第二漏極形成所述半導(dǎo)體氧化物晶體管。3.根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，其特征在于，所述硅薄膜晶體管進(jìn)一步包括浮動(dòng)?xùn)艠O； 其中，所述浮動(dòng)?xùn)艠O設(shè)置于所述第一絕緣層和所述第二絕緣層之間，其中，所述浮動(dòng)?xùn)艠O位于所述第一柵極的上方。4.根據(jù)權(quán)利要求3所述的薄膜晶體管陣列基板，其特征在于，所述薄膜晶體管陣列基板包括第二金屬層，所述第二金屬層由所述第一漏極的一部分形成； 其中，所述第一金屬層位于所述多晶硅層的上方； 其中，所述第一金屬層、所述蝕刻阻擋層和所述第二金屬層形成所述電容。5.根據(jù)權(quán)利要求3所述的薄膜晶體管陣列基板，其特征在于，所述薄膜晶體管陣列基板包括第三金屬層，所述第三金屬層設(shè)置于所述第一絕緣層和所述第二絕緣層之間，且位于所述第二柵極的上方； 其中，所述第二柵極、所述第一絕緣層和所述第三金屬層形成所述電容。6.根據(jù)權(quán)利要求5所述的薄膜晶體管陣列基板，其特征在于，所述第一金屬層位于所述多晶硅層和所述半導(dǎo)體氧化層之間，所述第一金屬層與所述第一漏極相接觸。7.根據(jù)權(quán)利要求5所述的薄膜晶體管陣列基板，其特征在于，所述浮動(dòng)?xùn)艠O和所述第三金屬層采用同一道光罩制程形成。8.根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，其特征在于，所述第一柵極和所述第二柵極采用同一道光罩制程形成。9.根據(jù)權(quán)利要求2所述的薄膜晶體管陣列基板，其特征在于，所述薄膜晶體管陣列基板進(jìn)一步包括緩沖層； 其中，所述緩沖層設(shè)置于所述基板上； 其中，所述多晶硅層和所述半導(dǎo)體氧化層間隔設(shè)置于所述緩沖層上。10.—種液晶面板，其特征在于，包括權(quán)利要求1?9任意一項(xiàng)所述的薄膜晶體管陣列基板。
【文檔編號(hào)】G02F1/1368GK105929615SQ201610452464
【公開日】2016年9月7日
【申請(qǐng)日】2016年6月21日
【發(fā)明人】梁博, 王選蕓
【申請(qǐng)人】武漢華星光電技術(shù)有限公司