一種基于dsp的低速語音編解碼模塊的制作方法
【技術(shù)領域】
[0001]本發(fā)明公開了一種基于DSP的低速語音編解碼模塊，屬于語音信號處理技術(shù)領域。
【背景技術(shù)】
[0002]語音信號處理是現(xiàn)代通信中不可或缺的組成部分，隨著對通信質(zhì)量要求的越來越高，需要用盡可能低的數(shù)碼率來獲得盡可能好的合成語音質(zhì)量。
[0003]語音信號處理領域，現(xiàn)有的技術(shù)中語音編解碼一般采用專用語音編解碼芯片和處理器合作，同時輔以外部音頻AD/DA芯片的方法來實現(xiàn)，存在模塊集成度低、體積大、速率不夠低(最低達到2kbps)等缺點。
[0004]故此，現(xiàn)有的語音編解碼模塊在處理及實現(xiàn)復雜度更高，速率要求更低的語音編解碼算法方面很難達到現(xiàn)代語音信號處理的發(fā)展需求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的就是為了解決上述問題而提供一種基于DSP的低速語音編解碼模塊。
[0006]本發(fā)明通過以下技術(shù)方案來實現(xiàn)上述目的。
[0007]本發(fā)明包括發(fā)音頻調(diào)理單元、收音頻調(diào)理單元、AD/DA單元、DSP處理單元、FPGA輔助處理單元、電源處理單元，還包括與DSP處理單元連接的FLASH存儲器和外部時鐘。
[0008]其中，所述DSP處理單元采用型號為TMS320VC5510的DSP芯片，替代現(xiàn)有技術(shù)中的專用語音編解碼芯片和處理器，主要用于低速語音編解碼算法的實現(xiàn)，以及通過McBsp(Multichannel Buffered Serial Ports,多通道緩沖串行接口)接口連接AD/DA單兀進行控制和數(shù)據(jù)收發(fā)；DSP處理單元與FPGA輔助處理單元之間通過異步EMIF(External MemoryInterface,外部存儲器接口)接口連接,用于傳輸控制指令和語音數(shù)據(jù)包；DSP處理單元與FLASH存儲器之間也通過異步EMIF接口進行數(shù)據(jù)交互。
[0009]所述FPGA輔助處理單元主要用于DSP并行數(shù)據(jù)與外部CPU異步串口之間數(shù)據(jù)轉(zhuǎn)換，通過FPGA程序可對收發(fā)數(shù)據(jù)進行加密。
[0010]所述FLASH存儲器用于存儲DSP運行程序，模塊上電時DSP處理單元從FLASH存儲器中加載啟動程序。
[0011]本發(fā)明中，語音發(fā)送時低速語音編解碼模塊接收模擬語音信號，經(jīng)過發(fā)音頻調(diào)理單元后，通過AD/DA單元進行AD采樣，轉(zhuǎn)換成數(shù)字信號后，送到DSP處理單元進行低速語音編碼，通過DSP處理單元的并行數(shù)據(jù)口將數(shù)據(jù)送到FPGA輔助處理單元，由FPGA輔助處理單元打成數(shù)據(jù)包通過異步串口送出。語音接收時FPGA輔助處理單元接收異步串口送來的語音數(shù)據(jù)包，通過并行數(shù)據(jù)口送到DSP處理單元進行語音解碼后，通過通過AD/DA單元進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)成模擬信號經(jīng)收音頻調(diào)理單元放大后送出。
[0012]本發(fā)明的技術(shù)優(yōu)勢在于: 由以上所述可知，本發(fā)明采用了采用型號為TMS320VC5510的DSP芯片，替代現(xiàn)有技術(shù)中的專用語音編解碼芯片和處理器，通過低速語音編解碼算法實現(xiàn)低速語音編解碼，降低了硬件復雜度，提高了模塊集成度，并提高了語音信號處理能力(速率可低1200bps和600bps)，因此具有良好的可靠性和靈活性。
【附圖說明】
[0013]圖1:本發(fā)明結(jié)構(gòu)框圖。
[0014]圖2:本發(fā)明應用于某系統(tǒng)的結(jié)構(gòu)框圖。
【具體實施方式】
[0015]以下結(jié)合附圖對本發(fā)明作進一步具體描述。
[0016]如圖1所示,本發(fā)明包括發(fā)音頻調(diào)理單元、收音頻調(diào)理單元、AD/DA單元、DSP處理單元、FPGA輔助處理單元、電源處理單元，還包括與DSP處理單元連接的FLASH存儲器和時鐘單元。
[0017]模塊上電后，所述DSP處理單元從Flash存儲器中啟動程序。語音發(fā)送時:模擬語音信號經(jīng)過發(fā)音頻調(diào)理通路后，通過AD/DA單元進行AD采樣轉(zhuǎn)換成數(shù)字信號后，送到DSP處理單元進行低速語音編碼，通過DSP處理單元的并行數(shù)據(jù)口將數(shù)據(jù)送到FPGA輔助處理單元，由FPGA輔助處理單元打成串行數(shù)據(jù)包通過異步串口發(fā)送出去。語音接收時:FPGA輔助處理單元接收從異步串口送來的語音數(shù)據(jù)包，通過并行數(shù)據(jù)口送到DSP處理單元進行語音解碼后，通過AD/DA單元進行數(shù)模轉(zhuǎn)換，轉(zhuǎn)成模擬信號經(jīng)收音頻調(diào)理單元放大后送給耳機話筒組。
[0018]如圖2所示，圖2為本發(fā)明應用于某通信電臺的結(jié)構(gòu)框圖。通信電臺通過基于DSP的低速語音編解碼模塊實現(xiàn)數(shù)字話音通信功能。發(fā)射時，基于DSP的低速語音編解碼模塊接收接口控制模塊的模擬話音，經(jīng)過采樣、語音編碼后送到綜合信號處理模塊進行調(diào)制、上變頻處理后送到信道模塊，經(jīng)過激勵放大后通過天線發(fā)射出去；接收時，從天線接收的信號經(jīng)信道模塊接收處理后，送到綜合信號處理模塊進行解調(diào)，重新組幀后送給基于DSP的低速語音編解碼模塊，由基于DSP的低速語音編解碼模塊進行語音解碼、數(shù)模轉(zhuǎn)換后的模擬話音送到接口控制模塊。
【主權(quán)項】
1.本發(fā)明一種基于DSP的低速語音編解碼模塊，包括DSP處理單元、AD/DA單元，F(xiàn)PGA輔助處理單元、FLASH存儲器，其特征在于，還包括收發(fā)音頻調(diào)理單元，DSP處理單元與FPGA輔助處理單元的外部時鐘及模塊的電源處理單元，模塊尺寸為60mmX 40mmX 6mm。2.語音編解碼模塊可以通過收、發(fā)音頻調(diào)理單元直接連接耳機話筒組進行話音收發(fā)后編解碼，并采用通用異步串口傳輸編解碼數(shù)據(jù)。3.根據(jù)權(quán)利要求1所述的一種基于DSP的低速語音編解碼模塊，其特征在于:所述DSP處理單兀與所述FPGA輔助處理單兀之間通過異步EMIF (External Memory Interface,外部存儲器接口)接口連接，用于傳輸控制指令和語音數(shù)據(jù)包。4.根據(jù)權(quán)利要求3所述的一種基于DSP的低速語音編解碼模塊，其特征在于:FPGA輔助處理單元主要用于DSP并行數(shù)據(jù)與外部串行數(shù)據(jù)之間進行轉(zhuǎn)換，還可通過FPGA輔助處理單元進行收發(fā)數(shù)據(jù)加密。
【專利摘要】本發(fā)明涉及一種基于DSP的低速語音編解碼模塊，包括AD/DA單元，DSP處理單元，F(xiàn)LASH存儲器，發(fā)音頻調(diào)理單元，收音頻調(diào)理單元，F(xiàn)PGA輔助處理單元，時鐘單元及電源處理單元，DSP處理單元與FPGA輔助處理單元之間通過異步EMIF進行連接，DSP處理單元與AD/DA單元之間通過McBsp連接。本發(fā)明在較小的外形尺寸下具備較高性能的DSP處理單元、音頻AD/DA單元，由FPGA輔助處理單元負責對外接口，提高了語音信號處理能力，具備良好的可靠性和靈活性，可滿足多種速率的語音編解碼算法處理及實現(xiàn)。
【IPC分類】G10L19/24
【公開號】CN105513603
【申請?zhí)枴緾N201410545883
【發(fā)明人】吳克平, 王友文
【申請人】北京海格神舟通信科技有限公司
【公開日】2016年4月20日
【申請日】2014年10月16日