一種雙余度浮空器測(cè)控裝置的制造方法
【專利摘要】本發(fā)明涉及一種雙余度浮空器測(cè)控裝置，包括主控CPU和輔控CPU，二者均通過(guò)仲裁器與FPGA芯片雙向通訊，F(xiàn)PGA芯片分別與差分接口電路、并行接口電路雙向通訊，并行接口電路與繼電器互鎖電路雙向通訊，差分接口電路、繼電器互鎖電路均與外部關(guān)鍵執(zhí)行機(jī)構(gòu)雙向通訊，所述FPGA芯片的輸入端與模擬接口電路的輸出端相連，模擬接口電路的輸入端分別接電壓傳感器、電流傳感器；多串口卡通過(guò)防浪涌電路與外部傳感器雙向通訊。本發(fā)明采用雙冗余測(cè)控技術(shù)，根據(jù)監(jiān)測(cè)兩路CPU之間的心跳線信號(hào)，完成雙模塊的任務(wù)切換，將看門狗信號(hào)發(fā)給仲裁器，通過(guò)信號(hào)量實(shí)現(xiàn)兩塊CPU模塊軟件同步，隨后兩個(gè)心跳計(jì)算器開始計(jì)時(shí)，完成任務(wù)冗余的無(wú)縫切換。
【專利說(shuō)明】
一種雙余度浮空器測(cè)控裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及空中平臺(tái)測(cè)控系統(tǒng)技術(shù)領(lǐng)域，尤其是一種雙余度浮空器測(cè)控裝置。
【背景技術(shù)】
[0002]系留氣球作為一種通用的空中平臺(tái)，可搭載雷達(dá)、光電、通信及偵查等多種載荷，具有滯空時(shí)間長(zhǎng)、研制周期短，使用費(fèi)效比高等特點(diǎn)，受到越來(lái)越多的青睞。
[0003]系留氣球測(cè)控裝置用于采集氣球風(fēng)速、壓力、拉力及位置坐標(biāo)等傳感數(shù)據(jù)，通過(guò)軟件處理、補(bǔ)償后作為系留氣球控制策略的輸入條件，根據(jù)測(cè)控條件、工作模式及應(yīng)急處理等任務(wù)需求，在特定情況下控制球上風(fēng)機(jī)、閥門等所有執(zhí)行機(jī)構(gòu)的開關(guān)動(dòng)作，使得氣球壓力狀態(tài)自動(dòng)保持在理想的狀態(tài)，維持系統(tǒng)可靠安全地工作。目前，隨著系留氣球的推廣，對(duì)測(cè)控裝置的系統(tǒng)可靠性提出了更高的要求:處理余度大、實(shí)時(shí)性強(qiáng)、穩(wěn)定性好、基本可靠性和任務(wù)可靠性高。要求測(cè)控裝置的設(shè)計(jì)須從效率低的控制模式向高集成度控制方向轉(zhuǎn)變，電路模塊選擇也趨向高度集成和專用集成電路。
[0004]隨著對(duì)系留氣球任務(wù)平臺(tái)的重量、功耗及可靠性的高需求，傳統(tǒng)的控制采用單一的計(jì)算機(jī)架構(gòu)，由于缺乏可編程邏輯器件FPGA，無(wú)法根據(jù)現(xiàn)場(chǎng)需求靈活控制，同時(shí)也不具備高可靠的雙冗余設(shè)計(jì)，因此傳統(tǒng)的控制計(jì)算機(jī)及技術(shù)已經(jīng)無(wú)法適應(yīng)用戶對(duì)航空平臺(tái)測(cè)控指標(biāo)要求。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于提供一種采用雙冗余測(cè)控技術(shù)，根據(jù)監(jiān)測(cè)兩路CPU之間的心跳線信號(hào)，完成雙模塊的任務(wù)切換;通過(guò)CPU+FPGA+外圍接口電路實(shí)現(xiàn)飛控計(jì)算機(jī)插件的通用化和系列化，滿足浮空器平臺(tái)的測(cè)量與控制要求的雙余度浮空器測(cè)控裝置。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明采用了以下技術(shù)方案:一種雙余度浮空器測(cè)控裝置，包括主控CPU和輔控CPU，二者均通過(guò)仲裁器與FPGA芯片雙向通訊，F(xiàn)PGA芯片分別與差分接口電路、并行接口電路雙向通訊，并行接口電路與繼電器互鎖電路雙向通訊，差分接口電路、繼電器互鎖電路均與外部關(guān)鍵執(zhí)行機(jī)構(gòu)雙向通訊，所述FPGA芯片的輸入端與模擬接口電路的輸出端相連，模擬接口電路的輸入端分別接用于采集系留氣球的電壓的電壓傳感器、用于采集系留氣球電流的電流傳感器;所述控CPU、輔控CPU和多串口卡三者之間通過(guò)ISA總線進(jìn)行數(shù)據(jù)通訊，多串口卡通過(guò)防浪涌電路與外部傳感器雙向通訊。
[0007]所述差分接口電路包括第一差分驅(qū)動(dòng)器Dl，其RX+端口和RX-端口接收外部關(guān)鍵執(zhí)行機(jī)構(gòu)的差分?jǐn)?shù)據(jù)，第一差分驅(qū)動(dòng)器Dl的RX+端口連接上拉電阻Rl，第一差分驅(qū)動(dòng)器Dl的RX-端口連接下拉電阻R3，匹配電阻R2跨接在第一差分驅(qū)動(dòng)器Dl的RX+端口和RX-端口上，第一差分驅(qū)動(dòng)器Dl輸出電平為5V的Rx信號(hào)，經(jīng)過(guò)第一電平轉(zhuǎn)換器D2轉(zhuǎn)換成3.3V電平輸出至FPGA芯片的第一輸入端，F(xiàn)PGA芯片輸出使能信號(hào)分別至第一差分驅(qū)動(dòng)器Dl和第二差分驅(qū)動(dòng)器D3，F(xiàn)PGA芯片輸出Tx串口控制信號(hào)至第二差分驅(qū)動(dòng)器D3，第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口分別輸出Tx+、Tx-差分信號(hào)至外部關(guān)鍵執(zhí)行機(jī)構(gòu)，第二差分驅(qū)動(dòng)器D3的Tx+端口連接上拉電阻R4，第二差分驅(qū)動(dòng)器D3的Tx-端口連接下拉電阻R6，匹配電阻R5跨接在第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口上。
[0008]所述并行接口電路包括第二電平轉(zhuǎn)換器D4，所述FPGA芯片輸出TTL輸出信號(hào)至第二電平轉(zhuǎn)換器D4的輸入端，第二電平轉(zhuǎn)換器D4的輸出端與繼電器互鎖電路的輸入端相連，繼電器互鎖電路的輸出端與第三電平轉(zhuǎn)換器D5的輸入端相連，第三電平轉(zhuǎn)換器D5的輸出端輸出TTL輸入信號(hào)至FPGA芯片的第二輸入端;所述第二電平轉(zhuǎn)換器D4的輸入端上還分別連接上拉電阻R7和下拉電阻R8，所述第三電平轉(zhuǎn)換器D5的輸入端還分別連接上拉電阻R9和下拉電阻Rl O。
[0009]所述模擬接口電路包括A/D轉(zhuǎn)換芯片，其VINO腳至VIN15腳分別通過(guò)限流電阻Rll至限流電阻R26接外部電壓傳感器和電流傳感器輸出的外部電流電壓及壓差模擬信號(hào);A/D轉(zhuǎn)換芯片的VINO腳分別與限流電阻Rll的一端、穩(wěn)壓二極管VO的陰極相連，穩(wěn)壓二極管VO的陽(yáng)極接地，限流電阻RU的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R31的一端，電阻R31的另一端接地;A/D轉(zhuǎn)換芯片的VINl腳分別與限流電阻R12的一端、穩(wěn)壓二極管Vl的陰極相連，穩(wěn)壓二極管Vl的陽(yáng)極接地，限流電阻R12的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R32的一端，電阻R32的另一端接地;A/D轉(zhuǎn)換芯片的VIN14腳分別與限流電阻R25的一端、穩(wěn)壓二極管V14的陰極相連，穩(wěn)壓二極管V14的陽(yáng)極接地，限流電阻R25的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R45的一端，電阻R45的另一端接地;A/D轉(zhuǎn)換芯片的VIN15腳分別與限流電阻R26的一端、穩(wěn)壓二極管V15的陰極相連，穩(wěn)壓二極管V15的陽(yáng)極接地，限流電阻R26的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R46的一端，電阻R46的另一端接地;所述A/D轉(zhuǎn)換芯片的DOUT腳與FPGA芯片的第三輸入端相連，F(xiàn)PGA的第一、二、三輸出端分別與A/D轉(zhuǎn)換芯片的SCLK、/CS、DIN腳相連;基準(zhǔn)電壓芯片Dll輸出參考電壓信號(hào)Vref至A/D轉(zhuǎn)換芯片的VREF腳。
[0010]所述繼電器互鎖電路包括MOS管NI，其控制端Gl、G2接收FPGA芯片發(fā)出的用于控制外部關(guān)鍵執(zhí)行機(jī)構(gòu)的并口信號(hào)，其DI端接繼電器KI的3腳，其D2端接繼電器K2的3腳，繼電器KI的7腳與繼電器K2的7腳相連，繼電器K2的6腳接外部關(guān)鍵執(zhí)行機(jī)構(gòu)。
[0011]所述防浪涌電路包括氣體放電管Gl，外部傳感器的差分信號(hào)連接端T/R’+和T/R’-并聯(lián)在氣體放電管Gl上，氣體放電管Gl依次通過(guò)電阻R27、電阻R28和三組雙向TVS管接多串口卡;所述外部傳感器是指外部壓力、豐滿度、風(fēng)速風(fēng)向、溫濕度及拉力傳感器。
[0012]所述第一差分驅(qū)動(dòng)器Dl采用SN65LBC175芯片，所述第二差分驅(qū)動(dòng)器D3采用SN65LBC174芯片，所述第一電平轉(zhuǎn)換器D2采用SN74ALVC164245芯片；所述外部關(guān)鍵執(zhí)行機(jī)構(gòu)是指氦氣閥門、應(yīng)急氦氣閥門及撕裂幅。
[0013]所述第二電平轉(zhuǎn)換器D4和第三電平轉(zhuǎn)換器D5均采用SN74ALVC164245芯片。
[0014]所述A/D轉(zhuǎn)換芯片采用AD7490芯片，所述基準(zhǔn)電壓芯片011采用六078(^1?芯片。
[0015]所述MOS管NI的型號(hào)為IRF7380，所述繼電器Kl和繼電器K2的型號(hào)均為JZC-064M/005-01-1 ο
[0016]由上述技術(shù)方案可知，本發(fā)明的優(yōu)點(diǎn)在于:第一，本發(fā)明采用雙冗余測(cè)控技術(shù)，根據(jù)監(jiān)測(cè)兩路CPU之間的心跳線信號(hào)，完成雙模塊的任務(wù)切換，將看門狗信號(hào)發(fā)給仲裁器，通過(guò)信號(hào)量實(shí)現(xiàn)兩塊CHJ模塊軟件同步，隨后兩個(gè)心跳計(jì)算器開始計(jì)時(shí)，默認(rèn)時(shí)長(zhǎng)由計(jì)算機(jī)啟動(dòng)時(shí)間決定，同時(shí)監(jiān)控設(shè)備狀態(tài)，并不斷發(fā)送看門狗信號(hào)給仲裁器，清零心跳計(jì)數(shù)器，完成任務(wù)冗余的無(wú)縫切換;第二，本發(fā)明采用兩級(jí)控制機(jī)制及繼電器互鎖功能，每級(jí)控制采用雙路控制信號(hào)交叉互斥邏輯，抑制并避免控制信號(hào)的干擾，并對(duì)控制電平進(jìn)行有效性篩選，保證控制信號(hào)按照預(yù)定的要求送出；第三，本發(fā)明采用分立元件完成雷電保護(hù)的組合設(shè)計(jì)，采用分級(jí)泄流方式，按照串口傳輸速率的上限要求進(jìn)行合理化匹配設(shè)計(jì)。
【附圖說(shuō)明】
[0017]圖1是本發(fā)明的系統(tǒng)硬件框圖；
圖2是本發(fā)明中主控CPU、輔控CPU、仲裁器和FPGA芯片的雙冗余設(shè)計(jì)電路框圖；
圖3是本發(fā)明中差分接口電路和FPGA芯片的電路原理圖；
圖4是本發(fā)明中并行接口電路、FPGA芯片的電路原理圖；
圖5是本發(fā)明中模擬接口電路和FPGA芯片的電路原理圖；
圖6是本發(fā)明中繼電器互鎖電路的電路原理圖；
圖7是本發(fā)明中防浪涌電路的電路原理圖；
圖8是本發(fā)明控制權(quán)冗余設(shè)計(jì)方法流程圖。
【具體實(shí)施方式】
[0018]如圖1、2所示，一種雙余度浮空器測(cè)控裝置，包括主控CPU和輔控CPU，二者均通過(guò)仲裁器與FPGA芯片雙向通訊，F(xiàn)PGA芯片分別與差分接口電路1、并行接口電路2雙向通訊，并行接口電路2與繼電器互鎖電路4雙向通訊，差分接口電路1、繼電器互鎖電路4均與外部關(guān)鍵執(zhí)行機(jī)構(gòu)雙向通訊，所述FPGA芯片的輸入端與模擬接口電路3的輸出端相連，模擬接口電路3的輸入端分別接用于采集系留氣球的電壓的電壓傳感器、用于采集系留氣球電流的電流傳感器;所述控CPU、輔控CPU和多串口卡三者之間通過(guò)ISA總線進(jìn)行數(shù)據(jù)通訊，多串口卡通過(guò)防浪涌電路5與外部傳感器雙向通訊。
[0019]主控CPU和輔控CPU采用雙模塊冗余設(shè)計(jì)方式，主控CPU作為飛控計(jì)算機(jī)板卡主模塊，輔控CHJ作為備份模塊，當(dāng)主控CPU不工作時(shí)，通過(guò)仲裁器判斷并裁定當(dāng)前工作模塊切換到輔控CPU，一旦主控CPU工作恢復(fù)正常時(shí)，將計(jì)算機(jī)模塊切回到默認(rèn)主控CPU，保持冗余設(shè)計(jì)的一致性。仲裁器是完成雙模塊切換任務(wù)的主要模塊，通過(guò)主控CPU和輔控CPU之間的心跳線實(shí)時(shí)互相監(jiān)測(cè)，根據(jù)兩模塊的工作狀況自主切換，上電后主控CPU和輔控CPU執(zhí)行完全相同程序，首先執(zhí)行自檢程序，將看門狗信號(hào)發(fā)給仲裁器，通過(guò)信號(hào)量實(shí)現(xiàn)兩塊CPU模塊軟件同步，隨后兩個(gè)心跳計(jì)算器開始計(jì)時(shí)，默認(rèn)時(shí)長(zhǎng)由計(jì)算機(jī)啟動(dòng)時(shí)間決定，同時(shí)監(jiān)控設(shè)備狀態(tài)，并不斷發(fā)送看門狗信號(hào)給仲裁器，清零心跳計(jì)數(shù)器，若在默認(rèn)時(shí)長(zhǎng)周期內(nèi)CPU模塊發(fā)出看門狗信號(hào)給仲裁器，表示CHJ工作正常，按約定將總線授權(quán)給對(duì)應(yīng)CPU模塊，如果在時(shí)長(zhǎng)周期內(nèi)CPU模塊沒有發(fā)出看門狗信號(hào)給仲裁器，表示CPU工作異常，仲裁器將主控權(quán)交付給備份CPU模塊，接管總線后，備份模塊初始化外部端口，讀取之前的工作數(shù)據(jù)，獲得控制權(quán)，繼續(xù)工作運(yùn)行。
[0020]如圖3所示，所述差分接口電路I包括第一差分驅(qū)動(dòng)器Dl，其RX+端口和RX-端口接收外部關(guān)鍵執(zhí)行機(jī)構(gòu)的差分?jǐn)?shù)據(jù)，第一差分驅(qū)動(dòng)器Dl的RX+端口連接上拉電阻Rl，第一差分驅(qū)動(dòng)器Dl的RX-端口連接下拉電阻R3，匹配電阻R2跨接在第一差分驅(qū)動(dòng)器Dl的RX+端口和RX-端口上，第一差分驅(qū)動(dòng)器Dl輸出電平為5V的Rx信號(hào)，經(jīng)過(guò)第一電平轉(zhuǎn)換器D2轉(zhuǎn)換成3.3V電平輸出至FPGA芯片的第一輸入端，F(xiàn)PGA芯片輸出使能信號(hào)分別至第一差分驅(qū)動(dòng)器Dl和第二差分驅(qū)動(dòng)器D3，F(xiàn)PGA芯片輸出Tx串口控制信號(hào)至第二差分驅(qū)動(dòng)器D3，第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口分別輸出Tx+、Tx-差分信號(hào)至外部關(guān)鍵執(zhí)行機(jī)構(gòu)，第二差分驅(qū)動(dòng)器D3的Tx+端口連接上拉電阻R4，第二差分驅(qū)動(dòng)器D3的Tx-端口連接下拉電阻R6，匹配電阻R5跨接在第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口上。所述第一差分驅(qū)動(dòng)器Dl采用SN65LBC175芯片，所述第二差分驅(qū)動(dòng)器D3采用SN65LBC174芯片，所述第一電平轉(zhuǎn)換器D2采用SN74ALVC164245芯片;所述外部關(guān)鍵執(zhí)行機(jī)構(gòu)是指氦氣閥門、應(yīng)急氦氣閥門及撕裂幅。
[0021]外部關(guān)鍵執(zhí)行機(jī)構(gòu)的差分?jǐn)?shù)據(jù)發(fā)送到第一差分驅(qū)動(dòng)器Dl的RX+和RX-端口，通過(guò)第一差分驅(qū)動(dòng)器Dl輸出電平為5V的Rx信號(hào)，經(jīng)過(guò)第一電平轉(zhuǎn)換器D2變換成與FPGA芯片接口匹配的3.3V電平，輸入到FPGA芯片。發(fā)送到外部關(guān)鍵執(zhí)行機(jī)構(gòu)的控制信號(hào)從FPGA芯片輸出的Tx串口控制信號(hào)到第二差分驅(qū)動(dòng)器D3，經(jīng)由變換產(chǎn)生Tx+和Tx-差分信號(hào)，同時(shí)第一差分驅(qū)動(dòng)器Dl和第二差分驅(qū)動(dòng)器D3的使能信號(hào)連接到FPGA芯片，通過(guò)時(shí)序控制驅(qū)動(dòng)器的工作狀況，完成整個(gè)串口電路的合理化設(shè)計(jì)。
[0022]如圖4所示，所述并行接口電路2包括第二電平轉(zhuǎn)換器D4，所述FPGA芯片輸出TTL輸出信號(hào)至第二電平轉(zhuǎn)換器D4的輸入端，第二電平轉(zhuǎn)換器D4的輸出端與繼電器互鎖電路4的輸入端相連，繼電器互鎖電路4的輸出端與第三電平轉(zhuǎn)換器D5的輸入端相連，第三電平轉(zhuǎn)換器D5的輸出端輸出TTL輸入信號(hào)至FPGA芯片的第二輸入端;所述第二電平轉(zhuǎn)換器D4的輸入端上還分別連接上拉電阻R7和下拉電阻R8，所述第三電平轉(zhuǎn)換器D5的輸入端還分別連接上拉電阻R9和下拉電阻Rl O。所述第二電平轉(zhuǎn)換器D4和第三電平轉(zhuǎn)換器D5均采用SN74ALVC164245芯片。
[0023]FPGA芯片的接口信號(hào)電平為3.3V，通過(guò)第二電平轉(zhuǎn)換器D4將3.3V電平變成5V電平，控制繼電器互鎖電路4的開關(guān)管，考慮到控制信號(hào)的初始穩(wěn)定態(tài)，需要增加上拉電阻R7和下拉電阻R8，因此輸出管腳要求開電時(shí)呈現(xiàn)出高電平，必須要在第二電平轉(zhuǎn)換器D4的輸入端增加上拉電阻R7;同理輸出管腳要求開電時(shí)呈現(xiàn)出低電平，必須要在第二電平轉(zhuǎn)換器D4的輸入端增加下拉電阻R8。繼電器互鎖電路4的故障信號(hào)為并口，電平形式為5V，為了匹配電壓類型，通過(guò)第三電平轉(zhuǎn)換器D5將5V電平變成3.3V輸入到FPGA芯片，鑒于程序未正常運(yùn)行時(shí)要求故障呈現(xiàn)正常狀態(tài)，必須在輸入端根據(jù)正常狀態(tài)來(lái)增加上下拉電阻，保持故障回饋合理化設(shè)計(jì)。
[0024]如圖5所示，所述模擬接口電路3包括A/D轉(zhuǎn)換芯片，其VINO腳至VIN15腳分別通過(guò)限流電阻Rll至限流電阻R26接外部電壓傳感器和電流傳感器輸出的外部電流電壓及壓差模擬信號(hào);A/D轉(zhuǎn)換芯片的VINO腳分別與限流電阻Rll的一端、穩(wěn)壓二極管VO的陰極相連，穩(wěn)壓二極管VO的陽(yáng)極接地，限流電阻Rll的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R31的一端，電阻R31的另一端接地;A/D轉(zhuǎn)換芯片的VINl腳分別與限流電阻R12的一端、穩(wěn)壓二極管Vl的陰極相連，穩(wěn)壓二極管Vl的陽(yáng)極接地，限流電阻R12的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R32的一端，電阻R32的另一端接地;A/D轉(zhuǎn)換芯片的VIN14腳分別與限流電阻R25的一端、穩(wěn)壓二極管V14的陰極相連，穩(wěn)壓二極管V14的陽(yáng)極接地，限流電阻R25的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R45的一端，電阻R45的另一端接地;A/D轉(zhuǎn)換芯片的VIN15腳分別與限流電阻R26的一端、穩(wěn)壓二極管V15的陰極相連，穩(wěn)壓二極管V15的陽(yáng)極接地，限流電阻R26的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R46的一端，電阻R46的另一端接地;所述A/D轉(zhuǎn)換芯片的DOUT腳與FPGA芯片的第三輸入端相連，F(xiàn)PGA的第一、二、三輸出端分別與A/D轉(zhuǎn)換芯片的SCLK、/CS、DIN腳相連;基準(zhǔn)電壓芯片Dll輸出參考電壓信號(hào)Vref至A/D轉(zhuǎn)換芯片的VREF腳。所述A/D轉(zhuǎn)換芯片采用AD7490芯片，所述基準(zhǔn)電壓芯片Dl I采用AD780AR芯片。
[0025]外部電流、電壓及差壓模擬信號(hào)從A/D轉(zhuǎn)換芯片的VinO?Vinl5腳輸入，16位模擬輸入通道通過(guò)4個(gè)地址位ADD3?ADDO譯碼抉擇的，每個(gè)輸入通道串聯(lián)100歐姆的限流電阻，保護(hù)A/D轉(zhuǎn)換芯片，此外，在信號(hào)輸入處端接穩(wěn)壓二極管2CW5232，保證輸入信號(hào)質(zhì)量。SCLK為串行時(shí)鐘輸入信號(hào)，由FPGA芯片產(chǎn)生;/ADCS為片選輸入信號(hào)，低電平有效，具有轉(zhuǎn)換初始化和串行數(shù)據(jù)起始位的雙重功能;FPGA芯片給出的輸入信號(hào)Din在SCLK下降沿將信號(hào)鎖存到AD7490芯片的控制寄存器中，指示當(dāng)前轉(zhuǎn)換芯片工作過(guò)程;DOUT信號(hào)在SCLK下降沿將轉(zhuǎn)換結(jié)果以串行格式輸出到FPGA芯片，根據(jù)協(xié)議格式完成數(shù)據(jù)解析。Vref作為AD7490芯片的參考輸入，有外部電路AD780AR芯片產(chǎn)生，電壓范圍穩(wěn)定在2.5V ± I %，保證模數(shù)可靠轉(zhuǎn)換。
[0026]如圖6所示，所述繼電器互鎖電路4包括MOS管NI，其控制端Gl、G2接收FPGA芯片發(fā)出的用于控制外部關(guān)鍵執(zhí)行機(jī)構(gòu)的并口信號(hào)，其Dl端接繼電器Kl的3腳，其D2端接繼電器K2的3腳，繼電器Kl的7腳與繼電器K2的7腳相連，繼電器K2的6腳接外部關(guān)鍵執(zhí)行機(jī)構(gòu)。所述MOS管NI的型號(hào)為IRF7380，所述繼電器KI和繼電器K2的型號(hào)均為JZC-064M/005-01 -1。
[0027]外部關(guān)鍵執(zhí)行機(jī)構(gòu)采用繼電器串聯(lián)方式進(jìn)行控制，只有兩個(gè)繼電器同時(shí)吸合，夕卜部關(guān)鍵執(zhí)行機(jī)構(gòu)才能工作，如果控制板上沒有增加繼電器互鎖，直接連到MOS管NI的IRF7380管，當(dāng)遭到雷擊或靜電損壞時(shí)，容易出現(xiàn)誤動(dòng)作，所以現(xiàn)在增加了繼電器互鎖功能?？刂仆獠筷P(guān)鍵執(zhí)行機(jī)構(gòu)的并口信號(hào)由FPGA芯片發(fā)出，通過(guò)并行接口電路2驅(qū)動(dòng)轉(zhuǎn)換形成兩路控制信號(hào)Ctrl_0和Ctrl_l，這兩路信號(hào)作為MOS管NI的門電壓信號(hào)，當(dāng)為高電平時(shí)，D端與S端導(dǎo)通，反之?dāng)嚅_。繼電器K1、K2處于常閉端，兩組信號(hào)控制互鎖繼電器工作，CtrlO為低電平時(shí)，繼電器Kl吸合，K信號(hào)連到GND，此時(shí)，要想繼電器1(2的1(與(:壯1連通，Ctrl I必須為高電平，使得繼電器K2處于初始態(tài)。因此，在關(guān)鍵執(zhí)行件的串行繼電器組中，控制每個(gè)繼電器的互鎖繼電器只有得到FPGA芯片送出的“O”和“I”電平時(shí)，串行繼電器的一個(gè)才能被打開。所以當(dāng)雷擊損壞FPGA芯片、控制板或控制板的MOS管時(shí)，幾乎不可能造成同一個(gè)器件的2個(gè)輸出管腳分別被感應(yīng)出2種電平，因此，外部關(guān)鍵執(zhí)行機(jī)構(gòu)不可能出現(xiàn)誤動(dòng)作情況。
[0028]如圖7所示，所述防浪涌電路5包括氣體放電管Gl，外部傳感器的差分信號(hào)連接端T/R’+和T/R’-并聯(lián)在氣體放電管Gl上，氣體放電管Gl依次通過(guò)電阻R27、電阻R28和三組雙向TVS管接多串口卡。壓力、豐滿度、風(fēng)速風(fēng)向、溫濕度及拉力傳感器設(shè)備都是球體外部安裝，容易受到雷電損壞，因此需要進(jìn)行外部接口雷電防護(hù)，傳感器差分信號(hào)連接端T/R’+和T/R ’ -并聯(lián)在氣體放電管Gl上，起到共模保護(hù)，能夠泄放大部分的能量，電阻R27、R28為2W/4.7歐姆電阻，阻值在不影響信號(hào)傳輸質(zhì)量的情況下可以適當(dāng)選大一些，起匹配氣體放電管Gl和TVS電特性，三組雙向TVS管，主要保護(hù)后級(jí)的共模和差模作用，反應(yīng)速度最快，能夠快速泄放雷電流，保護(hù)后端設(shè)備接口不備損壞，經(jīng)過(guò)雷電防護(hù)后差分電路接口信號(hào)T/R+和T/R-可以安全得連入球控計(jì)算機(jī)的多串口卡，完成球體參數(shù)與環(huán)境參數(shù)的采集。所述外部傳感器是指外部壓力、豐滿度、風(fēng)速風(fēng)向、溫濕度及拉力傳感器。
[0029]如圖8所示，系留氣球測(cè)控計(jì)算機(jī)雙冗余處理器主控CPU和輔控CPU是平行的，輸入同步和輸出同步，輸入同步用于保證同一個(gè)工作周期內(nèi)處理的數(shù)據(jù)源是相同的，這樣才有可能計(jì)算輸出同樣的控制指令;輸出同步用于保證參與輸出表決的指令是基于同一個(gè)工作周期輸出的，這樣才有可能表決出的結(jié)果才是可信的。
[0030]以下結(jié)合圖1至8對(duì)本發(fā)明作進(jìn)一步的說(shuō)明。
[0031]所述的ISA總線是一種計(jì)算機(jī)總線標(biāo)準(zhǔn)，為16位體系結(jié)構(gòu)，通過(guò)FPGA芯片完成ISA總線的地址譯碼，實(shí)現(xiàn)主控CPU、輔控CPU及多串口卡的總線互連，完成各總線模塊根據(jù)時(shí)序讀寫數(shù)據(jù)；
所述的主控CPU是測(cè)控裝置的核心部件，是一個(gè)基于PC/104的高可靠，高集成度CPU模塊，在標(biāo)準(zhǔn)PC/104尺寸上集成了計(jì)算機(jī)的幾乎所有功能。板上使用AMDELAN520嵌入式處理模塊，主頻為133MHz，在其上固化軟件，完成數(shù)據(jù)和狀態(tài)故障采集、控制執(zhí)行、通訊處理等功會(huì)K;
所述的輔控CHJ作為主控CPU的備份模塊，二者在功能和結(jié)構(gòu)上完全一致，當(dāng)主控CPU出現(xiàn)故障無(wú)法正常工作時(shí)，通過(guò)仲裁器判斷并裁定啟用輔控CPU，當(dāng)判定主控CPU恢復(fù)正常后，繼續(xù)啟用主控CPU作為測(cè)控裝置的主處理器，保證系統(tǒng)雙機(jī)冗余設(shè)計(jì)的可靠性和完備性；所述的FPGA芯片是測(cè)控裝置的另一個(gè)核心部件，完成總線地址譯碼、控制時(shí)序及控制命令等功能；
所述的仲裁器用于實(shí)現(xiàn)互為備份的CHJ模塊故障判斷及當(dāng)前CPU運(yùn)行的裁定任務(wù)，仲裁模塊寄存于FPGA芯片中，其通過(guò)自動(dòng)檢測(cè)主控CPU、輔控CPU的工作狀態(tài)及程序運(yùn)行的效率、控制輸出與回讀數(shù)據(jù)的比較等實(shí)現(xiàn)雙系統(tǒng)總線的自動(dòng)切換，保證系統(tǒng)的可靠性；
所述的多串口卡是測(cè)控裝置的通信擴(kuò)展模塊，主要用于系留氣球傳感器及通信設(shè)備的接口通信，根據(jù)需要通過(guò)板上的跨接跳線，自由選擇RS232、RS422或RS485通訊協(xié)議，自由設(shè)定B10S/D0S中規(guī)定的擴(kuò)展串行通訊口地址，而且對(duì)每個(gè)通訊口的中斷IRQ也可通過(guò)板上的跨接自由選擇，模塊輸入輸出的全隔離使得系統(tǒng)更加安全可靠；
所述的防浪涌電路5主要防護(hù)板級(jí)接口芯片，考慮到與傳感器設(shè)備通信串口電路容易遭到雷電流或靜電侵入，損壞通信接口，因此，在設(shè)備鏈路上增加非線性防護(hù)元器件保護(hù)接口電路;所述的模擬接口電路3將4?20mA模擬設(shè)備進(jìn)行A/D轉(zhuǎn)換，形成數(shù)字信號(hào)，送到FPGA芯片進(jìn)行解算，完成模擬信號(hào)的數(shù)字匹配功能；
所述的差分接口電路I完成測(cè)控裝置與差分控制信號(hào)交互，增強(qiáng)傳輸信號(hào)的抗干擾性；所述的并行接口電路2主要完成控制信號(hào)和故障回饋產(chǎn)生，為了達(dá)到信號(hào)匹配，需要增加信號(hào)驅(qū)動(dòng)器，將FPGA芯片的3.3V信號(hào)轉(zhuǎn)換成用于傳輸?shù)?V TTL電平，或者將外界輸入的5VTTL故障電平轉(zhuǎn)變成FPGA芯片匹配的3.3V電平，保證所有接口電路電平的一致性；
所述的繼電器互鎖電路4針對(duì)關(guān)鍵設(shè)備控制設(shè)計(jì)方法采用兩級(jí)控制機(jī)制，兩級(jí)控制信號(hào)均執(zhí)行才會(huì)最終動(dòng)作，每級(jí)控制采用雙路控制信號(hào)交叉互斥邏輯，抑制并避免控制信號(hào)由于外干擾所可能造成的誤動(dòng)作，每路控制信號(hào)末級(jí)在MOS管NI與受控設(shè)備端之間設(shè)計(jì)中間繼電器，進(jìn)行物理隔斷，避免執(zhí)行機(jī)構(gòu)雷電高壓信號(hào)擊穿末級(jí)MOS管電路導(dǎo)致誤動(dòng)作；所述的配置電路用來(lái)配置FPGA芯片用于存儲(chǔ)系統(tǒng)邏輯程序;所述的時(shí)鐘單元作為系統(tǒng)的時(shí)鐘基準(zhǔn)，用來(lái)準(zhǔn)確描述時(shí)序關(guān)系；
所述的供電輸入模塊針對(duì)FPGA芯片、主控CPU、輔控CPU以及其他接口芯片，具有多種電源類型，根據(jù)每種器件電源輸入連接到相應(yīng)的電源端口。
[0032]綜上所述，本發(fā)明采用雙冗余測(cè)控技術(shù)，根據(jù)監(jiān)測(cè)兩路CPU之間的心跳線信號(hào)，完成雙模塊的任務(wù)切換，將看門狗信號(hào)發(fā)給仲裁器，通過(guò)信號(hào)量實(shí)現(xiàn)兩塊CHJ模塊軟件同步，隨后兩個(gè)心跳計(jì)算器開始計(jì)時(shí)，默認(rèn)時(shí)長(zhǎng)由計(jì)算機(jī)啟動(dòng)時(shí)間決定，同時(shí)監(jiān)控設(shè)備狀態(tài)，并不斷發(fā)送看門狗信號(hào)給仲裁器，清零心跳計(jì)數(shù)器，完成任務(wù)冗余的無(wú)縫切換。
【主權(quán)項(xiàng)】
1.一種雙余度浮空器測(cè)控裝置，其特征在于:包括主控CPU和輔控CPU，二者均通過(guò)仲裁器與FPGA芯片雙向通訊，F(xiàn)PGA芯片分別與差分接口電路(I)、并行接口電路(2 )雙向通訊，并行接口電路(2 )與繼電器互鎖電路(4 )雙向通訊，差分接口電路(I )、繼電器互鎖電路(4 )均與外部關(guān)鍵執(zhí)行機(jī)構(gòu)雙向通訊，所述FPGA芯片的輸入端與模擬接口電路(3 )的輸出端相連，模擬接口電路(3)的輸入端分別接用于采集系留氣球的電壓的電壓傳感器、用于采集系留氣球電流的電流傳感器;所述控CPU、輔控CPU和多串口卡三者之間通過(guò)ISA總線進(jìn)行數(shù)據(jù)通訊，多串口卡通過(guò)防浪涌電路(5)與外部傳感器雙向通訊。2.根據(jù)權(quán)利要求1所述的雙余度浮空器測(cè)控裝置，其特征在于:所述差分接口電路(I)包括第一差分驅(qū)動(dòng)器Dl，其RX+端口和RX-端口接收外部關(guān)鍵執(zhí)行機(jī)構(gòu)的差分?jǐn)?shù)據(jù)，第一差分驅(qū)動(dòng)器DI的RX+端口連接上拉電阻Rl，第一差分驅(qū)動(dòng)器DI的RX-端口連接下拉電阻R3，匹配電阻R2跨接在第一差分驅(qū)動(dòng)器Dl的RX+端口和RX-端口上，第一差分驅(qū)動(dòng)器Dl輸出電平為5V的Rx信號(hào)，經(jīng)過(guò)第一電平轉(zhuǎn)換器D2轉(zhuǎn)換成3.3V電平輸出至FPGA芯片的第一輸入端，F(xiàn)PGA芯片輸出使能信號(hào)分別至第一差分驅(qū)動(dòng)器Dl和第二差分驅(qū)動(dòng)器D3，F(xiàn)PGA芯片輸出Tx串口控制信號(hào)至第二差分驅(qū)動(dòng)器D3，第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口分別輸出Tx+、Tx-差分信號(hào)至外部關(guān)鍵執(zhí)行機(jī)構(gòu)，第二差分驅(qū)動(dòng)器D3的Tx+端口連接上拉電阻R4，第二差分驅(qū)動(dòng)器D3的Tx-端口連接下拉電阻R6，匹配電阻R5跨接在第二差分驅(qū)動(dòng)器D3的Tx+端口和Tx-端口上。3.根據(jù)權(quán)利要求1所述的雙余度浮空器測(cè)控裝置，其特征在于:所述并行接口電路(2)包括第二電平轉(zhuǎn)換器D4，所述FPGA芯片輸出TTL輸出信號(hào)至第二電平轉(zhuǎn)換器D4的輸入端，第二電平轉(zhuǎn)換器D4的輸出端與繼電器互鎖電路(4)的輸入端相連，繼電器互鎖電路(4)的輸出端與第三電平轉(zhuǎn)換器D5的輸入端相連，第三電平轉(zhuǎn)換器D5的輸出端輸出TTL輸入信號(hào)至FPGA芯片的第二輸入端;所述第二電平轉(zhuǎn)換器D4的輸入端上還分別連接上拉電阻R7和下拉電阻R8，所述第三電平轉(zhuǎn)換器D5的輸入端還分別連接上拉電阻R9和下拉電阻Rl O。4.根據(jù)權(quán)利要求1所述的雙余度浮空器測(cè)控裝置，其特征在于:所述模擬接口電路(3)包括A/D轉(zhuǎn)換芯片，其VINO腳至VIN15腳分別通過(guò)限流電阻Rl I至限流電阻R26接外部電壓傳感器和電流傳感器輸出的外部電流電壓及壓差模擬信號(hào);A/D轉(zhuǎn)換芯片的VINO腳分別與限流電阻Rll的一端、穩(wěn)壓二極管VO的陰極相連，穩(wěn)壓二極管VO的陽(yáng)極接地，限流電阻Rll的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R31的一端，電阻R31的另一端接地;A/D轉(zhuǎn)換芯片的VINl腳分別與限流電阻R12的一端、穩(wěn)壓二極管Vl的陰極相連，穩(wěn)壓二極管Vl的陽(yáng)極接地，限流電阻R12的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R32的一端，電阻R32的另一端接地;A/D轉(zhuǎn)換芯片的VIN14腳分別與限流電阻R25的一端、穩(wěn)壓二極管V14的陰極相連，穩(wěn)壓二極管V14的陽(yáng)極接地，限流電阻R25的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R45的一端，電阻R45的另一端接地;A/D轉(zhuǎn)換芯片的VIN15腳分別與限流電阻R26的一端、穩(wěn)壓二極管V15的陰極相連，穩(wěn)壓二極管V15的陽(yáng)極接地，限流電阻R26的另一端分別接外部電流電壓及壓差模擬信號(hào)、電阻R46的一端，電阻R46的另一端接地;所述A/D轉(zhuǎn)換芯片的DOUT腳與FPGA芯片的第三輸入端相連，F(xiàn)PGA的第一、二、三輸出端分別與A/D轉(zhuǎn)換芯片的SCLK、/CS、DIN腳相連；基準(zhǔn)電壓芯片011輸出參考電壓信號(hào)￥作￡至4/0轉(zhuǎn)換芯片的VREF 腳。5.根據(jù)權(quán)利要求1或3所述的雙余度浮空器測(cè)控裝置，其特征在于:所述繼電器互鎖電路(4)包括MOS管NI，其控制端Gl、G2接收FPGA芯片發(fā)出的用于控制外部關(guān)鍵執(zhí)行機(jī)構(gòu)的并口信號(hào)，其DI端接繼電器KI的3腳，其D2端接繼電器K2的3腳，繼電器KI的7腳與繼電器K2的7腳相連，繼電器K2的6腳接外部關(guān)鍵執(zhí)行機(jī)構(gòu)。6.根據(jù)權(quán)利要求1所述的雙余度浮空器測(cè)控裝置，其特征在于:所述防浪涌電路(5)包括氣體放電管Gl，外部傳感器的差分信號(hào)連接端T/R’+和T/R’-并聯(lián)在氣體放電管Gl上，氣體放電管Gl依次通過(guò)電阻R27、電阻R28和三組雙向TVS管接多串口卡;所述外部傳感器是指外部壓力、豐滿度、風(fēng)速風(fēng)向、溫濕度及拉力傳感器。7.根據(jù)權(quán)利要求2所述的雙余度浮空器測(cè)控裝置，其特征在于:所述第一差分驅(qū)動(dòng)器Dl采用SN65LBC175芯片，所述第二差分驅(qū)動(dòng)器D3采用SN65LBC174芯片，所述第一電平轉(zhuǎn)換器D2采用SN74ALVC164245芯片;所述外部關(guān)鍵執(zhí)行機(jī)構(gòu)是指氦氣閥門、應(yīng)急氦氣閥門及撕裂巾畐O8.根據(jù)權(quán)利要求3所述的雙余度浮空器測(cè)控裝置，其特征在于:所述第二電平轉(zhuǎn)換器D4和第三電平轉(zhuǎn)換器D5均采用SN74ALVC164245芯片。9.根據(jù)權(quán)利要求4所述的雙余度浮空器測(cè)控裝置，其特征在于:所述A/D轉(zhuǎn)換芯片采用AD7490芯片，所述基準(zhǔn)電壓芯片Dl I采用AD780AR芯片。10.根據(jù)權(quán)利要求5所述的雙余度浮空器測(cè)控裝置，其特征在于:所述MOS管NI的型號(hào)為IRF7380，所述繼電器KI和繼電器K2的型號(hào)均為JZC-064M/005-01 -1。
【文檔編號(hào)】B64B1/50GK106081046SQ201610548473
【公開日】2016年11月9日
【申請(qǐng)日】2016年7月13日
【發(fā)明人】郭立俊, 莫軍, 李俊
【申請(qǐng)人】中國(guó)電子科技集團(tuán)公司第三十八研究所