專利名稱：可編程晶體管陣列設(shè)計方法
技術(shù)領(lǐng)域：
本發(fā)明總的來說涉及集成電路，更具體地，涉及集成電路的設(shè)計方法。
背景技術(shù)：
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集成電路的設(shè)計通常包括若干階段。在集成電路的大規(guī)模制造之前，通常制造原型以驗證集成電路的設(shè)計?，F(xiàn)場可編程門陣列(FPGA)和單元設(shè)計(Cell based Design,CBD)是多數(shù)通用的設(shè)計方法。圖I示出了 FPGA設(shè)計，其包括以陣列方式設(shè)置的多個邏輯單元，其中內(nèi)置有預(yù)定的布線(未示出)。FPGA可通過反熔絲開關(guān)箱(未示出)進行編程，使得具有相同F(xiàn)PGA設(shè)計的芯片可用于實現(xiàn)具有不同功能的不同電路。諸如嵌入式存儲器和處理器的附加功能模塊可以被安裝在FPGA芯片中。由于一個FPGA設(shè)計可以被多種應(yīng)用共享，所以設(shè)計成本被多種應(yīng)用所分擔(dān)，因此相對較低。此外，由于可使用現(xiàn)有FPGA而無需從擦除開始的事實，設(shè)計周期縮短。然而，受限于所得到電路的低性能，F(xiàn)PGA只適合于以高單位成本進行少量生產(chǎn)，并且通常僅在原型設(shè)計中使用。另一方面，如圖2所示，CBD方法通常用于特定用途集成電路(ASIC)設(shè)計。CBD設(shè)計可采用標(biāo)準(zhǔn)單元以實現(xiàn)集成電路，并且標(biāo)準(zhǔn)單元通常被配置到行。然而，標(biāo)準(zhǔn)單元的放置根據(jù)應(yīng)用的不同而不同，并且一行可包括不同的標(biāo)準(zhǔn)單元。通過互連的標(biāo)準(zhǔn)單元來實現(xiàn)邏輯功能。因此，作為隨機放置標(biāo)準(zhǔn)單元的結(jié)果，布線也不是固定的。諸如嵌入式存儲器和模擬宏指令的自定義宏指令可以包括在CBD中，并且被隨機放置在各個芯片中。由于用戶化設(shè)計，采用CBD方法設(shè)計的電路通常享有較高的性能。CBD方法還具有一些缺點。當(dāng)使用45nm和以下的技術(shù)形成集成電路時，基于傳統(tǒng)設(shè)計規(guī)則的所有CBD設(shè)計都開始出現(xiàn)嚴(yán)重的處理變化，其甚至可以達到約30%。這引起生產(chǎn)量的顯著降低。另一方面，由于所有的基底層(包括有源區(qū)域和柵電極的層)和金屬層都被制定，所以使用CBD方法的設(shè)計成本也很高。例如，設(shè)計會花費大約五十萬美元以上。設(shè)計周期時間也很長，如果采用先進的納米技術(shù)，則通常需要12周以上。因此，本領(lǐng)域需要可以將FPGA的靈活性和低成本的有利特征以及CBD的高性能組合的設(shè)計方法。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，一種設(shè)計集成電路的方法包括提供彼此相同的第一芯片和第_.芯片。第一芯片和第_■芯片中的每一個都包括基底層，該基底層包括基本晶體管單元(BTU)和邏輯晶體管單元(LTU)陣列。BTU進一步被劃分為PMOS晶體管單元(PTU) ,NMOS晶體管單元(NTU)和虛擬晶體管單元(DTU)。PTU和NTU都利用常規(guī)布局架構(gòu)進行限定，將偶數(shù)的多晶硅(polys)放置在有源區(qū)域中，并且兩個虛擬多晶硅與有源區(qū)域相鄰并處于場氧化區(qū)域中。可以從有源區(qū)域的任一側(cè)來存取多晶硅。此外，可以分別組成PTU和NTU或者將它們組合在一起來創(chuàng)建CMOS邏輯。LTU陣列包括彼此相同并以行和列進行配置的LTU。該方法還包括連接第一芯片的基底層以形成第一應(yīng)用芯片；以及連接第二芯片的基底層以形成不同于第一應(yīng)用芯片的第二應(yīng)用芯片。其中，LTU中的每一個都包括多路復(fù)用器。
其中，LTU中的每一個還包括反相器以及從NAND門和NOR門中選擇的門。其中，連接第一芯片的基底層的步驟包括使用金屬層I(Ml)以將第一芯片的LTU陣列中的不同LTU修改為不同的邏輯門組合。其中，連接第一芯片的基底層的步驟進一步包括使用金屬層2(M1)以將第一芯片的LTU陣列中的不同LTU修改為不同的邏輯功能單元。其中，不同的邏輯功能單元是從基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組中所選擇的。該方法還可以包括將第一外部功能模塊附接至第一芯片。該方法還可以包括將第二外部功能模塊附接至第二芯片，其中，第二外部功能模塊與第一外部功能模塊不同。其中，LTU中的所有PMOS晶體管具有相同布局，并且LTU中的所有NMOS晶體管具有附加的相同布局。第一芯片和第二芯片中的每個LTU都包括多個基本PMOS晶體管單元(PTU)和多個基本NMOS晶體管單元(NTU)，并且任意LTU中的PTU都沒有被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。其中，第一芯片和第二芯片中的每個LTU都包括基本晶體管單元(BTU)的陣列，基本晶體管單元選自基本由NMOS晶體管單元(NTU)、PM0S晶體管單元(PTU)和虛擬晶體管單元(DTU)組成的組。根據(jù)本發(fā)明的另一方面，一種設(shè)計集成電路的方法包括提供芯片的基底層設(shè)計?；讓釉O(shè)計包括由基本晶體管單元陣列形成的LTU的設(shè)計。LTU包括多個相同的LTU，每個LTU都包括兩個反相器；兩個多路復(fù)用器；以及兩個門，從基本由兩個NAND門和兩個NOR門組成的組中選擇這兩個門。該方法還包括使用基底層設(shè)計以形成第一芯片的第一基底層；使用基底層設(shè)計以形成第二芯片的第二基底層；以及在第一芯片的第一基底層上方形成底部金屬層(第一 Ml)。第一 Ml將第一芯片的LTU連接為多種邏輯門組合。該方法還包括在第一 Ml上方形成第二金屬層(第一 M2)，其中，第一 M2將第一芯片的LTU修改為多個邏輯功能單元；以及在第一 M2上方形成第三金屬層(第一 M3)。該方法還包括在第二芯片的第二基底層上方形成附加底部金屬層(第二 Ml)。第二 Ml將第二芯片的LTU連接為多種附加邏輯門組合。該方法還包括在第二 Ml上方形成附加第二金屬層(第二 M2)，其中，第二 M2將第二芯片的LTU修改為多個附加邏輯功能單元；以及在第二 M2上方形成附加第三金屬層(第二 M3),其中，第二 M3不同于第一 M3。其中，第二 M2不同于第一 M2，并且第二 Ml不同于第一 Ml。其中，第二 M2不同于第一 M2，并且第二 Ml與第一 Ml相同。其中，第二 M2與第一 M2相同，并且第二 Ml與第一 Ml相同。
其中，邏輯功能單元是從基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組中所選擇的。其中，基底層設(shè)計包括有源區(qū)域、阱區(qū)域、柵電極和接觸蝕刻停止層(CESL)的設(shè)計，并且與底部金屬化層的設(shè)計無關(guān)。該方法還包括將第一外部功能模塊附接至第一芯片。該方法還包括將第二外部功能模塊附接至第二芯片，其中，第二外部功能模塊與第一外部功能模塊不同。其中，第二芯片不與任何外部功能模塊附接。根據(jù)本發(fā)明的又一方面，一種集成電路結(jié)構(gòu)包括第一芯片和第二芯片。第一芯片包括第一基底層，第一基底層包括第一 LTU陣列，其中，第一 LTU陣列包括彼此相同并以行和列進行配置的第一 LTU。第二芯片包括第二基底層，第二基底層包括第二 LTU陣列，其中，第二 LTU陣列包括彼此相同并以行和列進行配置的第二 LTU。第一基底層與第二基底層相同。該集成電路結(jié)構(gòu)還包括第一基底層上方的第一金屬層(第一 Ml);第一 Ml上方的第二金屬層(第一M2);第一 M2上方的第三金屬層(第一M3);第二基底層上方的附加第一金屬層(第二 Ml);第二 Ml上方的附加第二金屬層(第二 M2);以及第二 M2上方的附加第三金屬層(第二 M3),其中，第一 M3與第二 M3具有不同的布局。其中，第一Ml具有不同于第二Ml的布局，以及第一M2具有不同于第二M2的布局。其中，第一 Ml將第一 LTU連接成第一邏輯門組合，以及其中，第二 Ml將第二 LTU連接成不同于第一邏輯門組合的第二邏輯門組合。其中，第一 M2還將第一 LTU連接成第一邏輯功能單元，以及第二 M2還將第二 LTU連接成不同于第一邏輯功能單元的第二邏輯功能單元。其中，第一邏輯功能單元和第二邏輯功能單元選自基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組。其中，第一 LTU和第二 LTU中的每一個都包括多路復(fù)用器。其中，第一 LTU和第二 LTU中的每一個都包括反相器和NAND門。該集成電路結(jié)構(gòu)還包括第一外部功能模塊，附接并電連接至第一芯片。該集成電路結(jié)構(gòu)還包括第二外部功能模塊，附接并電連接至第二芯片，其中，第二外部功能模塊不同于第一外部功能模塊。其中，第一 LTU和第二 LTU中的所有PMOS晶體管都具有相同的布局，并且第一 LTU和第二 LTU中的所有NMOS晶體管都具有相同的布局。其中，第一 LTU的每一個都包括多個基本PMOS晶體管單元(PTU)和多個基本NMOS晶體管單元(NTU)，并且任意第一 LTU中的PTU都不被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。根據(jù)本發(fā)明的再一方面，一種集成電路結(jié)構(gòu)包括第一芯片，包括第一基底層；以及第二芯片，包括與第一基底層相同的第二基底層。第一基底層和第二基底層的每一個都包括彼此相同的LTU。LTU由BTU陣列形成。每個LTU都包括兩個反相器；兩個多路復(fù)用器；以及兩個門，從基本由兩個NAND門和兩個NOR門組成的組中選擇這兩個門。第一芯片還包括第一基底層上方的第一金屬層(第一 M1)，其中，第一Ml將第一芯片的LTU連接為第一邏輯門組合；第一 Ml上方的第二金屬層(第一 M2)，其中，第一 M2將第一芯片的LTU修改為第一多個邏輯功能單元；以及第一 M2上方的第三金屬層(第一 M3)。第二芯片還包括第二基底層上方的附加第一金屬層(第二 Ml),其中，第二 Ml將第二芯片的LTU連接為第二邏輯門組合；第二 Ml上方的附加第二金屬層(第二 M2)，其中，第二 M2將第二芯片的LTU修改為第二多個邏輯功能單元；以及第二 M2上方的附加第三金屬層(第二 M3),其中，第二 M3具有不同于第一 M3的布局。其中，第一 M2和第二 M2具有不同布局，以及第一 Ml和第二 Ml具有不同布局。其中，第一 M2和第二 M2具有不同布局，以及第一 Ml和第二 Ml具有相同布局。
其中，第一 M2和第二 M2具有相同布局，以及第一 Ml和第二 Ml具有相同布局。其中，第一多個邏輯功能單元和第二多個邏輯功能單元選自基本由XOR門、XNOR門、加法器、鎖存器和觸發(fā)器組成的組。其中，第一基底層和第二基底層中的每一個都包括有源區(qū)域、阱區(qū)域、柵電極和接觸蝕刻停止層(CESL)，并且與金屬化層中的特征無關(guān)。該集成電路結(jié)構(gòu)還包括第一外部功能模塊，附接并電連接至第一芯片。該集成電路結(jié)構(gòu)還包括第二外部功能模塊，附接并電連接至第二芯片，其中，第二外部功能模塊不同于第一外部功能模塊。其中，第二芯片不與任何外部功能模塊附接。根據(jù)本發(fā)明的又一方面，一種集成電路結(jié)構(gòu)包括芯片中的多個PMOS晶體管單元(PTU);以及芯片中的多個NMOS晶體管單元(NTU)，其中，多個PTU和多個NTU中的每一個都包括有源區(qū)域，具有矩形形狀；偶數(shù)個柵電極，在有源區(qū)域上方；兩個虛擬柵極，在有源區(qū)域的相對側(cè)上，其中，柵電極和兩個虛擬柵極彼此平行；以及接觸插塞，連接至柵電極，其中，接觸插塞不直接在有源區(qū)域上方。其中，基本上芯片中的所有PMOS器件都具有與多個PTU中的任意一個相同的布局，以及其中，基本上芯片中的所有NMOS器件都具有與多個NTU中的任意一個相同的布局。其中，芯片中的所有PMOS器件都具有與多個PTU中的任意一個相同的布局，以及其中，芯片中的所有NMOS器件都具有與多個NTU中的任意一個相同的布局。該集成電路結(jié)構(gòu)還包括多個虛擬晶體管單元(DTU),其中，每個DTU都包括虛擬有源區(qū)域，具有矩形形狀；以及兩個附加虛擬柵極，在虛擬有源區(qū)域的相對側(cè)上，其中，兩個附加虛擬柵極彼此平行，以及其中，沒有柵電極直接在虛擬有源區(qū)域上方。其中，多個PTU中的PTU都沒有被定位為與NTU相鄰并且PTU的通道長度方向與NTU的通道長度方向?qū)?zhǔn)。根據(jù)本發(fā)明的還有的另一方面，一種集成電路結(jié)構(gòu)包括芯片，包括基底層，基底層包括=SfPMOS晶體管單元(PTU);和多個NMOS晶體管單元(NTU);第一金屬層，在基底層上方；以及第二金屬層，在第一金屬層上方，其中，多個PTU和多個NTU通過第一金屬層連接成邏輯晶體管單元(LTU)。47.根據(jù)權(quán)利要求46的集成電路結(jié)構(gòu)，其中，第一金屬層還將LTU連接成復(fù)雜功能單元。
其中，第二金屬層將多個LTU連接成復(fù)雜功能單元。其中，LTU選自基本由反相器(INV)、NAND門、NOR門、多路復(fù)用器和它們的組合所組成的組。其中，復(fù)雜功能單元選自基本由XOR門、XNOR門、加法器、鎖存器、觸發(fā)器和它們的組合所組成的組。其中，LTU形成陣列。其中，芯片中的所有PMOS器件和NMOS器件都具有LTU布局，包括有源區(qū)域，具有矩形形狀；偶數(shù)個柵電極，在有源區(qū)域上方；兩個虛擬柵極，在有源區(qū)域的相對側(cè)上，其中，柵電極和兩個虛擬柵極彼此平行。本發(fā)明的優(yōu)點包括作為固定基底層設(shè)計結(jié)果而減少了成本和減少了周期時間，以及作為用戶化金屬層的結(jié)果而改進的靈活性。


為了更好地理解本發(fā)明及其優(yōu)點，結(jié)合附圖進行以下描述作為參考，其中圖I示出了傳統(tǒng)的現(xiàn)場可編程門陣列(PFGA)設(shè)計；圖2示出了傳統(tǒng)的單元設(shè)計(CBD)；圖3A、圖3B和圖3C分別示出了基本PMOS晶體管單元(PTU)、基本NMOS晶體管單元(NTU)和虛擬晶體管單元(DTU)的布局；圖4A和圖4B示出了示例性基本晶體管單元(BTU)陣列；圖5A示出了用于標(biāo)準(zhǔn)單元的內(nèi)部連接的金屬線的可允許邊界的傳統(tǒng)方案，其中，傳統(tǒng)方案是采用傳統(tǒng)設(shè)計規(guī)則的傳統(tǒng)設(shè)計；圖5B示出了用于采用受限設(shè)計規(guī)則的標(biāo)準(zhǔn)單元的內(nèi)部連接的內(nèi)部金屬線的可允許邊界的方案；圖6A示出了與傳統(tǒng)設(shè)計規(guī)則的工藝拐點(process corner)相比的受限設(shè)計規(guī)則的工藝拐點；圖6B不出了基底層和疊加金屬層的不例性截面圖；圖7示出了示例性邏輯晶體管單元(LTU)的示意性框圖；圖8示出了通過重新連接LTU形成的示例性觸發(fā)器的示意圖；圖9示出了采用本發(fā)明實施例的半導(dǎo)體芯片的框圖；圖10示出了與外部功能模塊堆疊的包括可編程晶體管陣列(PTA)的芯片；以及圖11示出了與PTA設(shè)計相關(guān)的硬件和軟件組件。
具體實施例方式下面詳細描述本發(fā)明優(yōu)選實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在具體環(huán)境下實現(xiàn)的許多可應(yīng)用的發(fā)明概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，并不限制本發(fā)明的范圍。提供了一種新穎的開發(fā)集成電路的方法。貫穿全文，術(shù)語“可編程晶體管陣列(programmable transistor array, PTA)，，用于表不邏輯晶體管單兀(Logic TransistorUnit,LTU)的陣列和/或基本晶體管單元(Base Transistor Unit,BTU)的陣列，其可以根據(jù)不同應(yīng)用而不同地進行互連(編程)。相應(yīng)設(shè)計方法被稱作PTA方法，并且使用PTA方法制造的半導(dǎo)體芯片(因此包括LTU)被相應(yīng)地稱作PTA芯片。每個PTA芯片都包括基底層和用于基底層的布線的金屬層(參照圖6B)。基底層包括 BTU，其包括 PMOS 晶體管單元(PMOS transistor unit，PTU)、NMOS (NMOS transistorunit, NTU)和虛擬晶體管單兀(dummy transistor unit, DTU)。圖3A、圖3B和圖3C分別示出了 PTU、NTU和DTU的示例性布局。優(yōu)選地，在PTA的設(shè)計中，限制設(shè)計規(guī)則(restrictdesign rule，RDR)被應(yīng)用于BTU的實現(xiàn)(包括放置和布局)，其中，RDR比傳統(tǒng)的設(shè)計規(guī)則嚴(yán)格。RDR的目的在于使小器件的幾何形狀的工藝變化最小。RDR的實施確保了集成電路的工藝拐點的拉緊(tighten)(將在后面的段落中詳細進行討論)，并確保了工藝變化的減少。在示例性實施例中，圖3A所示的PTU和圖3B所示的NTU具有兩個(或者其他諸如4、6等的偶數(shù))門多晶硅(gate polys) 10和兩個彼此平行的虛擬多晶硅12，其中，虛擬多晶硅12在有源區(qū)域14外側(cè)并直接位于絕緣區(qū)域(淺溝槽隔離區(qū)域或者場氧化物)之 上。注意，盡管使用了術(shù)語“多晶硅”，但PTU和NTU的柵電極可以由其他導(dǎo)電材料(諸如金屬、金屬硅化物等)形成。優(yōu)選地，所有PTU的所有多晶硅間距Pl都相等。優(yōu)選地，所有NTU的所有多晶硅間距P2都相等。優(yōu)選地，所有DTU的所有多晶硅間距P3都相等。此夕卜，優(yōu)選地，間距P1、P2和P3都相等。僅允許矩形的有源區(qū)域，并且需要N阱(其中定位有PTU，未示出)足夠大。PTU和NTU可以覆蓋有覆蓋拉伸應(yīng)力接觸蝕刻停止層(blankettensile stressed contact etch stop layer, CESL)。在這種情況下，每個 PTU 都可被附加的加壓CESL所覆蓋，加壓CESL在PTU的通道寬度方向上具有較小占地，而在PTU的通道長度方向上具有較大占地。需要放置多余一個的接觸插塞，以存取門多晶硅來改進器件的連接性。另一方面，NTU直接形成在P型襯底中，而不形成在任何P阱中。對NTU來說，不需要附加CESL?？赏ㄟ^接觸插塞15從各個有源區(qū)域14的任一側(cè)來存取多晶硅。然而，接觸插塞(contact plug) 15不直接位于各個有源區(qū)域14之上。此外，PTU和NTU可以分別成組或組合到一起以創(chuàng)建CMOS邏輯。請注意，PTU、NTU和DTU是本發(fā)明實施例的基礎(chǔ)構(gòu)建塊。在半導(dǎo)體芯片中，基本上所有(例如，大于90%，或甚至大于95%，或甚至為100%)的PMOS器件都可具有與在前面段落中描述的PTU相同的規(guī)范(specification)。此外，在半導(dǎo)體芯片中，基本所有的PMOS器件都使用相同的PTU布局。在半導(dǎo)體芯片中，基本上所有(例如，大于90%，或甚至大于95%，或甚至為100%)的NMOS器件都使用相同的NTU布局，并且基本上所有(例如，大于90%，或甚至大于95%，或甚至為100% )的虛擬單元都使用相同的DTU布局，盡管對于PTU、NTU和DTU中的每一個都可以使用多于一個的布局。除上面討論的示例性布局限制之外，圖4A和圖4B示出了用于放置BTU的兩種可接受的方案。例如，在圖4A中，NTU可被放置在PTU的頂部或底部。圖4B示出了 PTU不可以直接放置在NTU的左邊或右邊(當(dāng)它們的通道長度方向被對準(zhǔn)為同一條線時)，除非DTU分隔PTU和NTU。在表I中列出了用于放置BTU的可接受和不可接受方式的規(guī)則。PTU和NTU可以被分別放置以形成經(jīng)常被定制電路設(shè)計使用的PMOS和NMOS邏輯門。此外，可以將PTU和NTU組合到一起以形成CMOS邏輯。然而，可以要求放置限制。表I
權(quán)利要求
1.一種集成電路結(jié)構(gòu)，包括 芯片中的多個PMOS晶體管單元(PTU);以及 所述芯片中的多個NMOS晶體管單元(NTU)，其中，所述多個PMOS晶體管單元和所述多個NMOS晶體管單元中的每一個都包括 有源區(qū)域，具有矩形形狀； 偶數(shù)個柵電極，在所述有源區(qū)域上方； 兩個虛擬柵極，在所述有源區(qū)域的相對側(cè)上，在有源區(qū)域外側(cè)并直接位于絕緣區(qū)域之上，其中，所述柵電極和所述兩個虛擬柵極彼此平行；以及 接觸插塞，連接至所述柵電極，其中，所述接觸插塞不直接在所述有源區(qū)域上方， 基本上芯片中的所有PMOS器件都具有與多個PMOS晶體管單元中的任意一個相同的布局，以及其中，基本上芯片中的所有NMOS器件都具有與多個NMOS晶體管單元中的任意一個相同的布局。
2.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述芯片中的所有PMOS器件都具有與所述多個PTU中的任意一個相同的布局，以及其中，所述芯片中的所有NMOS器件都具有與所述多個NTU中的任意一個相同的布局。
3.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，還包括 多個虛擬晶體管單元(DTU)，其中，每個DTU都包括 虛擬有源區(qū)域，具有矩形形狀；以及 兩個附加虛擬柵極，在所述虛擬有源區(qū)域的相對側(cè)上，其中，所 述兩個附加虛擬柵極彼此平行，以及其中，沒有柵電極直接在所述虛 擬有源區(qū)域上方。
4.根據(jù)權(quán)利要求I所述的集成電路結(jié)構(gòu)，其中，所述多個PTU中的PTU都沒有被定位為與NTU相鄰并且所述PTU的通道長度方向與所述NTU的通道長度方向?qū)?zhǔn)。
5.一種集成電路結(jié)構(gòu)，包括 芯片，包括基底層，所述基底層包括 多個PMOS晶體管單元(PTU);和 多個NMOS晶體管單元(NTU)； 第一金屬層，在所述基底層上方；以及 第二金屬層，在所述第一金屬層上方，其中，所述多個PTU和所述多個NTU通過所述第一金屬層連接成邏輯晶體管單元(LTU)。
6.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，所述第一金屬層或第二金屬層還將所述LTU連接成復(fù)雜功能單元。
7.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，所述LTU選自基本由反相器(INV)、NAND門、NOR門、多路復(fù)用器和它們的組合所組成的組。
8.根據(jù)權(quán)利要求5所述的集成電路結(jié)構(gòu)，其中，所述復(fù)雜功能單元選自基本由XOR門、XNOR門、加法器、鎖存器、觸發(fā)器和它們的組合所組成的組。
9.一種集成電路結(jié)構(gòu)，包括 第一芯片，包括第一基底層，所述第一基底層包括第一邏輯晶體管單兀(LTU)陣列,其中，所述第一 LTU陣列包括彼此相同并且以行和列進行配置的第一 LTU ；第二芯片，包括第二基底層，所述第二基底層包括第二 LTU陣列，其中，所述第二 LTU陣列包括彼此相同并且以行和列進行配置的第二 LTU，以及其中，所述第一基底層與所述第二基底層相同； 第一金屬層(第一 Ml),在所述第一基底層上方； 第二金屬 層(第一 M2),在所述第一 Ml上方； 第三金屬層(第一 M3),在所述第一 M2上方； 附加第一金屬層(第二 Ml),在所述第二基底層上方； 附加第二金屬層(第二 M2)，在所述第二 Ml上方；以及 附加第三金屬層(第二 M3)，在所述第二 M2上方，其中，所述第一M3具有不同于所述第二 M3的布局。
全文摘要
本發(fā)明涉及一種設(shè)計集成電路的方法，包括提供彼此相同的第一芯片和第二芯片。第一芯片和第二芯片中的每一個都包括基底層，基底層包括邏輯晶體管單元(LTU)陣列。LTU陣列包括彼此相同并且以行和列進行配置的LTU。該方法還包括連接第一芯片的基底層以形成第一應(yīng)用芯片；以及連接第二芯片的基底層以形成不同于第一應(yīng)用芯片的第二應(yīng)用芯片。
文檔編號H01L27/02GK102820293SQ20121029977
公開日2012年12月12日 申請日期2010年1月21日 優(yōu)先權(quán)日2009年1月22日
發(fā)明者羅明健, 吳國雄 申請人:臺灣積體電路制造股份有限公司