專利名稱：用于制備陀螺儀和加速度計的方法
用于制備陀螺儀和加速度計的方法相關(guān)申請的交叉參考本申請要求于2008年11月19日申請的，名稱為“A 3D architecture forgyro and accelerometer MEMS devices” 的 U. S.臨時專利申請 No. 61/116，283 的優(yōu)先權(quán)，其 公開內(nèi)容因此被意圖整體參照結(jié)合于此。本發(fā)明也是于2007年2月1日申請的U. S.專 利申請No. 11/670, 362的部分接續(xù)案，其要求于2005年1月3日申請的U. S.專利申請 No. 11/028,946的優(yōu)先權(quán)，其公開內(nèi)容因此被意圖整體參照結(jié)合于此。
背景技術(shù)：
利用集成的加速度計和/或陀螺儀，多種便攜式的媒體裝置和游戲系統(tǒng)被日益增 加地制造。該加速度計和陀螺儀為包含有它們的裝置提供了傳感運動和方向的能力。這依 次使得制造商和應(yīng)用提供者能夠為這種便攜式媒體裝置和/或游戲系統(tǒng)提供增強(qiáng)的特征， 以用于這些裝置。在游戲系統(tǒng)領(lǐng)域中，集成的加速度計和陀螺儀已經(jīng)開辟了游戲應(yīng)用的新領(lǐng)域，其 利用運動傳感來提供增強(qiáng)水平的游戲玩耍，以接近現(xiàn)實。在便攜式媒體裝置領(lǐng)域中，加速度 計和陀螺儀已能夠利用特征例如搖動來改變媒體軌跡，利用沖擊媒體參與者來共享接觸和 其他信息，根據(jù)位置調(diào)節(jié)屏幕方向等等。

發(fā)明內(nèi)容
依據(jù)本發(fā)明提供半導(dǎo)體處理技術(shù)。更具體地，本發(fā)明包括利用微機(jī)電結(jié)構(gòu)(MEMS) 來制備加速度計和/或陀螺儀的方法和結(jié)構(gòu)。僅通過例子，本發(fā)明已被應(yīng)用于制備有用于 運動傳感應(yīng)用的MEMS的方法。該方法和結(jié)構(gòu)也可被應(yīng)用于其他應(yīng)用，比如制動器、傳感器 和探測器。在本發(fā)明的具體實施例中，提供一種制備微機(jī)電裝置的方法。該方法包括提供包 括控制電路的第一襯底。該第一襯底具有上表面和下表面。該方法也包括在第一襯底的上 表面上形成絕緣層，去除絕緣層的第一部分，從而形成多個突起結(jié)構(gòu)；以及結(jié)合第二襯底至 第一襯底。第二襯底具有上表面和下表面。該方法也包括薄化第二襯底成預(yù)定厚度，以及 在第二襯底中形成多個溝槽。多個溝槽的每一個延伸至第一襯底的上表面。此外，該方法 包括將多個溝槽的每一個的至少一部分填充導(dǎo)電材料，在第二襯底中形成微機(jī)電裝置，以 及結(jié)合第三襯底至第二襯底。依據(jù)本發(fā)明的另一實施例，提供一種微機(jī)電裝置。該微機(jī)電裝置包括CMOS襯底， 該CMOS襯底具有上表面和下表面，并包括設(shè)置在CMOS襯底的上部中的控制電路，以及被耦 合至CMOS襯底的上表面的多個柱狀物，并且在垂直于CMOS襯底的上表面的方向上延伸。多 個柱狀物的每一個具有結(jié)合區(qū)域。該微機(jī)電裝置也包括被結(jié)合至多個柱狀物的第二襯底。 第二襯底具有上表面和與多個柱狀物的每一個的結(jié)合區(qū)域相接觸的下表面，并且在第二襯 底中設(shè)置微機(jī)電裝置的至少一部分。該微機(jī)電裝置進(jìn)一步包括從第二襯底的上表面延伸至 CMOS襯底的上表面的多個溝槽。溝槽通過多個柱狀物。此外，該微機(jī)電裝置包括被結(jié)合至第二襯底的上表面的蓋襯底。蓋襯底包括覆蓋微機(jī)電裝置的至少一部分的凹進(jìn)區(qū)域。依據(jù)本發(fā)明的又一具體實施例，提供一種用于制備微機(jī)電裝置的方法。該方法包 括提供包括控制電路的第一襯底。第一襯底具有第一表面和相對的第二表面。該方法也包 括提供具有上表面和下表面的第二襯底，去除沿著下表面的第二襯底的一部分，以便形成 多個突起結(jié)構(gòu)，以及結(jié)合第一襯底至第二襯底。第一襯底的第一表面與第二襯底的突起結(jié) 構(gòu)相結(jié)合。該方法進(jìn)一步包括薄化第二襯底成預(yù)定厚度。該薄化包括去除沿著第二襯底的 上表面的第二襯底的一部分。此外，該方法包括在第二襯底中形成多個溝槽。多個溝槽從 第二襯底的上表面延伸至第一襯底的第一表面。此外，該方法包括在第二襯底中形成一個 或多個微機(jī)電裝置的一部分以及結(jié)合第三襯底至第二襯底。依據(jù)本發(fā)明的具體實施例，提供一種制備裝置的方法。該方法包括提供CMOS襯 底，該CMOS襯底具有一個或多個電極以及靠近第一表面形成的控制電路，在CMOS襯底的第 一表面之上形成第一光敏層，以及圖案化和蝕刻第一光敏層，以便形成第一溝槽。第一溝槽 從一個或多個電極中延伸至第一電極。該方法也包括去除第一光敏層的剩余部分，以及在 第一襯底之上形成第二光敏層。第二光敏層的一部分覆蓋第一溝槽。該方法進(jìn)一步包括蝕 刻第二光敏層以及第一襯底的一部分，以便限定多個突起結(jié)構(gòu)，以及結(jié)合第二襯底至第一 襯底。該第二襯底具有上表面和下表面。此外，薄化第二襯底成預(yù)定厚度，在第二襯底的上 表面之上形成第三光敏層，以及蝕刻第三光敏層以及第二襯底的一部分，以便限定第二溝 槽。第二溝槽與第一溝槽對準(zhǔn)，并且第二溝槽與第一溝槽相結(jié)合，以便形成從第二襯底的上 表面延伸至第一電極的連續(xù)溝槽。此外，該方法包括在第二襯底的上表面之上和連續(xù)溝槽 的側(cè)壁之上形成保形粘合層，在粘合層之上形成保形阻擋層，將連續(xù)溝槽填充導(dǎo)電材料，在 阻擋層之上形成鈍化層；以及圖案化和蝕刻第二襯底的一部分，以便形成微機(jī)電裝置。利用基于傳統(tǒng)技術(shù)的本發(fā)明實現(xiàn)多個優(yōu)點。例如，相比較傳統(tǒng)的設(shè)計，本發(fā)明的實 施例提供了傳感元件和傳感電路之間縮短的互連。結(jié)果，減小了寄生效應(yīng)，導(dǎo)致比其他設(shè)計 更高的信噪比。此外，本發(fā)明的實施例提供了適用于微分傳感電路的實施方式。此外，在一 些實施例中，于此所述的垂直結(jié)構(gòu)中的控制/傳感電路和MEMS結(jié)構(gòu)的單片電路集成減小或 消除了中央控制芯片和加速度計的元件之間的引線連接。在本發(fā)明的實施例中，減小或消除了犧牲層和材料的使用，相比于在檢驗質(zhì)量板 中形成孔的傳統(tǒng)設(shè)計，允許檢驗質(zhì)量面積被增大，從而允許在制備過程中，反應(yīng)產(chǎn)品氣體和 流出物從結(jié)構(gòu)被移除。因為增大了檢驗質(zhì)量面積，檢驗質(zhì)量板的質(zhì)量也增大，導(dǎo)致對給定的 裝置尺寸的較高靈敏度。結(jié)合下文和相關(guān)附圖，更詳細(xì)地描述本發(fā)明的這些和其他實施例，以及它的許多優(yōu)點和特征。


圖IA是依據(jù)本發(fā)明的一個實施例的加速度計的透視描述；圖IB是依據(jù)本發(fā)明的另一實施例的加速度計的簡化平面圖；圖2A-2J示出了依據(jù)本發(fā)明的一個實施例的制備處理過程中微機(jī)電(MEMS)裝置 的橫截面圖；圖3A和3B描述了依據(jù)本發(fā)明的實施例用于制備圖2A-2J的MEMS裝置處理的流程圖；圖4A-4I示出了在依據(jù)本發(fā)明的第二實施例的制備處理過程中微機(jī)電(MEMS)裝 置的橫截面圖；圖5A和5B示出了依據(jù)本發(fā)明的實施例用于制備圖4A-4I的MEMS裝置的處理流 程圖；圖6A-6T示出了在依據(jù)本發(fā)明的第三實施例的制備處理過程中微機(jī)電(MEMS)裝 置的橫截面圖；圖7A-7C示出了依據(jù)本發(fā)明的實施例用于制備在圖6A-6T中所述的MEMS裝置的 處理流程圖；圖8A-8G示出了在依據(jù)本發(fā)明的第四實施例的制備處理過程中微機(jī)電(MEMS)裝 置的橫截面圖；圖9A和9B描述了依據(jù)本發(fā)明的實施例用于制備圖8A-8Y的MEMS裝置的處理流 程圖；圖10A-10B示出了在依據(jù)本發(fā)明的第五實施例的制備處理過程中微機(jī)電(MEMS) 裝置的橫截面圖；圖11描述了依據(jù)本發(fā)明的實施例用于制備圖10A-10L的MEMS裝置的處理流程 圖。
具體實施例方式依據(jù)本發(fā)明提供半導(dǎo)體處理技術(shù)。更具體地，本發(fā)明包括用于根據(jù)制備技術(shù)而形 成加速度計和陀螺儀的方法和結(jié)構(gòu)。僅通過例子，本發(fā)明已被應(yīng)用于利用單片電路集成處 理而形成加速度計和陀螺儀的方法，從而通過兩者的至少一個因素而減小芯片覆蓋區(qū)。該 方法和結(jié)構(gòu)也可被應(yīng)用于其他應(yīng)用，比如致動器、傳感器和探測器。圖IA是有用于測量沿著三個軸加速度計系統(tǒng)的一個軸的運動的加速度計的透視 描述。例如，圖IA描述了依據(jù)本發(fā)明的一個實施例的加速度計的X或Y軸。如圖IA中所 述，加速度計包括檢驗質(zhì)量板101。經(jīng)由一個或多個彈簧103，檢驗質(zhì)量板101被耦合至錨定 點102。檢驗質(zhì)量板101包括用于梳狀物108和109的切掉部。每一個梳狀物108和109 包括固定數(shù)量的可移動檢驗質(zhì)量梳形指狀物105和固定數(shù)量的不移動定子梳形指狀物對 104和106?？梢苿訖z驗質(zhì)量梳形指狀物105的每一個被插在一對定子梳形指狀物對104 和106之間。通過覆蓋形成在下面的襯底中的空腔的其余定子梳形指狀物104和106，定子 梳形指狀物104和106在預(yù)定位置處被錨定至下面的襯底上。在一個實施例中，定子梳形 指狀物104和106被錨定在靠近每一個定子梳形指狀物末段的位置處。彈簧103在一個或多個位置處被連接至錨定點102和檢驗質(zhì)量板101。在一些實 施例中，彈簧103被以這種方式布置當(dāng)它在一個或多個錨定點102和檢驗質(zhì)量板101之 間移動時，使彈簧元件包括多個折痕。在一些實施例中，彈簧103具有10至20個折痕。在 一個實施例中，彈簧103具有17個折痕。在一些實施例中，彈簧元件的厚度在2微米和3 微米之間，具有2微米和2. 5微米之間的節(jié)距。彈簧103充當(dāng)檢驗質(zhì)量板101的運動限制 器。檢驗質(zhì)量板101能夠沿著兩個固定點之間的線橫向移動。在操作中在外部加速度的影 響下，檢驗質(zhì)量板101從它的中間位置偏斜。這導(dǎo)致取決于檢驗質(zhì)量板101的運動方向，檢驗質(zhì)量梳形指狀物105移動到更靠近定子梳形指狀物104或定子梳形指狀物106。結(jié)果，定 子梳形指狀物104、106和檢驗質(zhì)量梳形指狀物105之間的電容改變該電容的差分變化，以 便確定加速度的量。圖IA表示加速度計的一個軸。兩個這種結(jié)構(gòu)在單獨的管芯上可被彼此垂直地集 成，以便生成加速度計的兩個軸，例如X和y軸。第三個向外的平面結(jié)構(gòu)可被添加至相同的 管芯，以便測量ζ方向上的加速度，因此生成3軸加速度計。圖IB是依據(jù)本發(fā)明的另一實施例的加速度計的簡化平面圖。如圖IB中示出的， 結(jié)構(gòu)150的平面圖被描述，依據(jù)本發(fā)明的一個實施例，其可以用于測量ζ方向上的加速度。 結(jié)構(gòu)150包括錨狀物112，該錨狀物112對兩個檢驗質(zhì)量板110和113提供支持。扭轉(zhuǎn)彈簧 111和114分別充當(dāng)于檢驗質(zhì)量板110和113的運動限制器。多個傳感電極被定位在檢驗 質(zhì)量板110和113之下。在操作中，檢驗質(zhì)量板110和113在垂直方向上移動，但是彼此相 對。例如，如果檢驗質(zhì)量板110在向上的方向上移動，則檢驗質(zhì)量板113在向下的方向上移 動。測量兩個檢驗質(zhì)量板之間的電容的差分，以便確定ζ方向上加速度的量。如上面所述 的，在單獨的管芯上，結(jié)構(gòu)150可被圖IA中所述的結(jié)構(gòu)集成，以便形成3軸加速度計。需要指出，上面的描述涉及加速度計。其他結(jié)構(gòu)可以用于形成陀螺儀。由于加速度計的3D體系結(jié)構(gòu)，其中在控制電子元件上垂直定位移動元件，通過一 個因素或兩個或多個因素，可以增加每一晶片上的管芯數(shù)量，導(dǎo)致減小的制造成本，較小的 包裝尺寸等等。圖2A-2J是簡化的示意性側(cè)面圖描述，示出了依據(jù)本發(fā)明的一個實施例制備被封 裝的加速度計的方法。該制備方法開始于CMOS襯底200。該CMOS襯底200包括驅(qū)動電子 元件，傳感電子元件等。典型地利用ASIC設(shè)計部件來被實施，在CMOS襯底中可以采用模擬 和/或數(shù)字電路。該CMOS襯底200可被稱作電極襯底。盡管在這些橫截面圖中描述了單 獨的裝置，可以理解，在單獨的襯底上可以制備多個管芯。因此，在這些附圖中描述的單獨 的裝置僅是描述性的，并且不試圖限制本發(fā)明于用于單獨裝置的制備方法。如下面更全面 地描述的，晶片劃線處理被采用來制備每一襯底上的多個管芯或裝置。在裝置的制備之后， 劃片和單一化技術(shù)被采用來制造用于各種應(yīng)用的單獨的裝置封裝。CMOS襯底200是具有如示出的多個電極裝置201的集成電路裝置。該集成電路 裝置可以包括耦合至電極(未示出)的每一個驅(qū)動裝置。在一個應(yīng)用中，該驅(qū)動裝置包括 在多個電極裝置201的形成之前，在處理步驟(未示出)中制備的CMOS電路。該驅(qū)動裝置 可以用于施加電壓至電極，以便驅(qū)動和/或傳感在裝置襯底中被選擇制備的機(jī)械元件的運 動，在下面將更詳細(xì)地討論。利用CMOS技術(shù)制備包括電極和互連的傳感/驅(qū)動電路，從而 杠桿作用當(dāng)前的CMOS裝置的容量。優(yōu)選地，利用硅晶片或其他類似的襯底材料獲取CMOS 襯底。在共同擁有的于2004年1月13日申請的U. S.專利No. 7，022，245中提供用于CMOS 襯底的制備處理的附加細(xì)節(jié)，因此其被意圖參照結(jié)合于此。如在圖2B中所述的，在CMOS襯底200上沉積具有預(yù)定厚度的層202。在本發(fā)明 的具體實施例中，層202是二氧化硅(Si02)層，但是其不被本發(fā)明所需要。其他合適的材 料可被用于本發(fā)明的范圍中。例如，在可替代的實施例中，通過氮化硅(Si3N4)或氮氧化硅 (SiON)層的沉積形成層202。此外，在依據(jù)本發(fā)明的又一可替代的實施例中，包括無定形多 晶硅的多晶硅材料被沉積來形成層202。具有合適的特性的材料，包括與CMOS襯底的強(qiáng)結(jié)合的形成、對襯底200好的粘合、以及機(jī)械剛性，是用于SixOy材料的可接受的襯底。沉積層202具有如初始被沉積的預(yù)定厚度。在一個具體實施例中，初始厚度是大 約2μπι。在其他實施例中，厚度范圍從大約0.5μπι至大約3μπι。當(dāng)然，厚度將取決于具體 的應(yīng)用。在一些實施例中，利用多個沉積和磨光步驟來形成層102，以便形成最后的層。作 為例子，HDP沉積處理可被用來形成層的第一部分，利用CMP，其然后被磨光。因為裝置特 征已經(jīng)改變了密度，作為橫向位置的函數(shù)，沉積層可以不具有均勻的上表面。因此，利用多 步驟沉積/磨光處理，可以制備平坦和均勻的表面。沉積技術(shù)的例子包括TEOS、HDP、CVD, LPCVD等。此外，可以采用被最后層覆蓋的其他材料，例如氧化物。如圖2Β中所述的，沿著CMOS襯底200，沉積層202的上表面202a是均勻的，形成 平坦的表面。如上面討論的，不通過本發(fā)明獲取沉積步驟之后的平坦表面，因為可以采用磨 光步驟。利用CMP處理平整沉積層的上表面202a。通過在圖2B中描述的平坦上表面202a 描述通過CMP處理產(chǎn)生的結(jié)果。在具體的實施例中，平坦化表面202a的均方根(RMS)粗糙 度小于或等于大約10-30人。如下面將討論的，在CMP處理過程中制造的極其平滑的表面有 助于結(jié)合裝置襯底至CMOS襯底。在依據(jù)本發(fā)明的實施例中，沉積/CMP處理之后沉積層202 的最后厚度大約是2. 3 μ m?？商娲兀谄渌膶嵤├?，高度范圍從大約0. 5 μ m至大約 3.0μπι。當(dāng)然，厚度將取決于具體的應(yīng)用。作為例子，在其中空氣阻力被用于衰減加速度計 元件的運動的設(shè)計中，沉積層202的厚度可被減小，以便減小系統(tǒng)的各個元件之間的分離。 在這些實施方式中，可以采用小于1 μ m的厚度。此外，在本發(fā)明的一些實施例中，考慮到存在于CMOS襯底上的結(jié)構(gòu)，執(zhí)行沉積用 于形成沉積層202的一個或多個層的處理。例如，通過執(zhí)行高溫沉積處理會不利地影響一 些CMOS電路，因為這些高溫沉積處理會損壞金屬，或?qū)е屡cCMOS電路相關(guān)的接點擴(kuò)散。因 此，在本發(fā)明的具體實施例中，低溫沉積、圖案形成和蝕刻處理，比如在小于500°C的溫度處 執(zhí)行的處理，被用于形成在圖2A-2J中所述的層。在其他具體實施例中，在小于400°C處執(zhí) 行的沉積，圖案形成和蝕刻處理被用于形成各種所述的層。圖2C描述了在蝕刻處理之后的襯底200和被圖案化的突起結(jié)構(gòu)203。為了清楚之 用途，沒有在該處理流程中示出其中光致抗蝕劑層被沉積和圖案化來形成沉積層202的表 面202a上的蝕刻掩模的照相平版印刷處理。在照相平版印刷過程中可以緊密控制蝕刻掩 模的尺寸，并且可以由對用于蝕刻沉積層的蝕刻處理有抵抗力的任何合適的材料形成蝕刻 掩模。在具體實施例中，采用比如Al或TiN的金屬的蝕刻掩模。在其他實施例中，光致抗 蝕劑層可以充當(dāng)蝕刻掩模。盡管在圖2C中描述了一維的橫截面，對本領(lǐng)域熟練技術(shù)人員明 顯地，在沉積層中形成期望幾何形狀的兩維圖案。因此，突起結(jié)構(gòu)203被圖案化為適合于在 圖IA和IB中所述的結(jié)構(gòu)的制備。如圖2C中所述，在蝕刻處理過程中已經(jīng)去除沉積層202的一部分，導(dǎo)致被圖案化 的突起結(jié)構(gòu)203的形成。突起結(jié)構(gòu)的橫向尺寸是蝕刻掩模和刻掩處理的幾何形狀的函數(shù)。根據(jù)在制備過程中使用的材料的電特性，其中由氧化硅、氮化硅或氮氧化硅或其 組合制備突起結(jié)構(gòu)的本發(fā)明的實施例提供了優(yōu)點。例如，這種材料，尤其是提供了高度的電 絕緣的材料，電絕緣CMOS襯底與在突起結(jié)構(gòu)203之上被定位的其他層中被制備的一個或多 個元件。其他合適的突起區(qū)域材料，比如多晶硅材料，包括無定形多晶硅，被在可替代的實施例中提供優(yōu)點的電特性所特征化。如圖2C中所述，各向異性的蝕刻已被用于限定被圖案化的突起結(jié)構(gòu)203。蝕刻輪 廓以預(yù)定厚度限定了突起結(jié)構(gòu)的垂直壁。蝕刻處理不局限于各向異性的蝕刻，而是可以采 用其他蝕刻處理，包括氧化物蝕刻，RIE等。部分通過在支持定子梳形指狀物、錨狀物等中 執(zhí)行的功能確定突起結(jié)構(gòu)的尺寸。在該描述中，突起結(jié)構(gòu)的橫向厚度范圍從作為最小尺寸 的大約2 μ m至作為最大尺寸的幾毫米。作為例子，支持定子梳形指狀物的定子支撐島寬度 是大約8 μ m，并且長度大約是150 μ m。在其他實施例中，寬度和長度在大約2 μ m和2mm之 間變化。在圖2C中所述的實施例中示出在CMOS襯底的上表面處終止的蝕刻處理，但是其 不被本發(fā)明所需要。在另一實施例中，在電極層的暴露之前終止蝕刻處理，允許突起結(jié)構(gòu)不 僅提供用于覆蓋層的機(jī)械支持，而且對CMOS襯底上的電極提供附加的鈍化幫助。如上面討論的，在本發(fā)明的一些實施例中，在低溫處執(zhí)行沉積、圖案化和蝕刻一個 或多個層的處理，從該一個或多個層制備突起結(jié)構(gòu)。例如，在沉積層的形成之前，利用對存 在于CMOS襯底上的結(jié)構(gòu)的觀察可以執(zhí)行這些處理步驟，比如CMOS電路。因為通過執(zhí)行高 溫沉積處理會被不利地影響一些CMOS電路，其會損壞耦合CMOS晶體管的金屬或者導(dǎo)致與 CMOS電路相關(guān)的連接的擴(kuò)散，依據(jù)本發(fā)明的一些實施例采用低溫沉積處理。此外，在本發(fā) 明的具體實施例中，低溫沉積、圖案化和蝕刻處理，比如在小于500°C的溫度處執(zhí)行的處理， 被用于形成一個或多個層，從該一個或多個層制備突起結(jié)構(gòu)。在另一具體實施例中，在小于 400°C處執(zhí)行的沉積、圖案化和蝕刻處理被用于形成一個或多個層，從該一個或多個層制備 突起結(jié)構(gòu)。本領(lǐng)域的熟練技術(shù)人員將認(rèn)識到低溫處理的范圍中的多種變形，修改和替代。圖2D描述了結(jié)合裝置襯底205至CMOS襯底200來形成合成物襯底結(jié)構(gòu)的處理步 驟。在一個實施例中，裝置襯底205是厚度為500μπι和700μπι之間的硅晶片。如所述的， 已經(jīng)去除蝕刻掩膜，并且經(jīng)由沉積層202的表面202a和裝置襯底的下表面，CMOS襯底200 和裝置襯底205被結(jié)合在一起，以便形成突起結(jié)構(gòu)之間布置的空腔?？梢岳枚喾N技術(shù)進(jìn) 行結(jié)合。在具體實施例中，利用室溫共價鍵結(jié)合處理進(jìn)行結(jié)合。表面的每一個被清洗和活 化，例如通過等離子活化或通過濕處理。被活化的表面開始彼此相接觸以產(chǎn)生粘附作用。在 一個結(jié)合處理中，在每一個襯底結(jié)構(gòu)上提供機(jī)械力來將表面按壓在一起。在一些實施例中， 后結(jié)合退火處理被采用來增加最后的結(jié)合強(qiáng)度。在一些實施例中，用于這種退火的溫度范 圍在250°C至400°C之間。這種退火處理可以包括成批或單獨的晶片技術(shù)。在其中裝置襯 底是硅并且被圖案化的突起結(jié)構(gòu)是氧化硅的實施例中，在兩個表面之間產(chǎn)生軸承結(jié)合。在 其中不存在天然的氧化物層的可替代的實施例中，在結(jié)合之前，在裝置襯底的結(jié)合表面上 形成氧化物層，以便提供氧化物-氧化物結(jié)合界面。如上面所述的，在一個實施例中，通過 CMP處理磨光從其形成突起結(jié)構(gòu)的沉積層的上表面，同時也磨光裝置襯底的結(jié)合表面，提供 有助于共價鍵結(jié)合處理的極其平滑的表面。當(dāng)然，本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他 變形，修改和替代。圖2E描述了薄化裝置襯底205至大約100 μ m的厚度處理。如所述的，在用以形成結(jié)合或合成物襯底結(jié)構(gòu)的襯底的結(jié)合之后，利用研磨處理，CMP處理等移走裝置襯底的上 部。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種變形，修改和替代。圖2F描述了進(jìn)一步薄化裝置襯 底至大約35μπι厚度的處理。裝置襯底上的箭頭描述了蝕刻處理，比如RIE。也可以采用其 他處理。例如，在具體實施例中，裝置襯底205被離子注入或另外摻雜，以便形成與襯底的表面平行的重?fù)诫s區(qū)域。該重?fù)诫s區(qū)域，例如在大約lX1020/cm3的水平處摻雜硼，充當(dāng)蝕 刻終止層，允許化學(xué)蝕刻將被用于薄化襯底，如圖2F中所述的。摻雜大于摻雜劑原子的原 子補(bǔ)償也可以用于減小襯底中的應(yīng)力。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他變形，修改 和替代。在本發(fā)明的實施例中，在圖2F中所述的處理之后的裝置襯底的厚度范圍從大約 25μπι至大約50μπι。對于一些陀螺儀應(yīng)用，厚度可以相當(dāng)?shù)剌^小，例如大約5μπι。在具體 實施例中，活性離子蝕刻(RIE)處理被用于薄化裝置襯底至期望的厚度。在其他實施例中， 其他化學(xué)處理、機(jī)械處理、其組合、或者其它合適的材料去除處理被采用來減小裝置襯底的 厚度。在一些實施例中，為了允許薄化的裝置襯底上形成的圖案化結(jié)構(gòu)與CMOS上的圖案化 結(jié)構(gòu)的精確對準(zhǔn)，采用背側(cè)對準(zhǔn)掩膜形成技術(shù)、前側(cè)對準(zhǔn)掩膜轉(zhuǎn)移技術(shù)或紅外通過晶片對 準(zhǔn)掩膜識別技術(shù)。圖2G描述了在裝置襯底205和突起結(jié)構(gòu)203中形成多個溝槽，并且然后將溝槽的 至少一部分填充導(dǎo)電材料的處理。利用比如圖案化和蝕刻的經(jīng)由形成處理形成多個溝槽 206。根據(jù)在裝置襯底和突起結(jié)構(gòu)中采用的具體材料，一個或多個蝕刻處理可被使用，如對 本領(lǐng)域熟練技術(shù)人員明顯的。在多個溝槽的形成之后，一個或多個沉積/磨光處理可被采 用來形成導(dǎo)電元件，該導(dǎo)電元件提供CMOS襯底的電子元件和在裝置襯底中形成的一個或 多個電子元件之間的電連通性。通孔填充金屬化提供存在于CMOS襯底中的電子元件和加 速度計中的可移動元件之間的電連通性。例如，通過通孔填充金屬化，可移動的梳形指狀物 和定子梳形指狀物之間的電容的變化可被傳送至傳感電路。在圖2G中所述的實施例中，溝槽被填充Ti/TiN/W保形粘合層/阻擋層/填料金 屬化。在金屬沉積之后，深腐蝕或CMP處理被執(zhí)行來平坦化表面。在其他實施例中，電活性 TiN薄膜可被用作通孔填充金屬化。下面更具體地提供涉及通孔蝕刻和填充的另外討論。圖2H描述了用以形成適用于加速度計和陀螺儀應(yīng)用的可移動元件的裝置襯底的 圖案化和蝕刻處理。為了形成所述的結(jié)構(gòu)，例如在圖IA中，利用兩維圖案圖案化裝置襯底 的表面，并且然后被蝕刻來釋放關(guān)于定子移動的加速度計的元件。例子包括如圖IA中所述 移動的梳形指狀物105。盡管在圖2H中僅描述了單維的這種圖案，對本領(lǐng)域熟練技術(shù)人員 明顯地，兩維圖案化被包括在本發(fā)明的范圍中。一個或多個圖案化/蝕刻步驟可被用于釋 放在圖2H中描述的可移動元件。圖21描述了蓋晶片至組合的襯底結(jié)構(gòu)的結(jié)合。蓋晶片209包括形成于蓋晶片的 一側(cè)中的多個凹槽。該蓋晶片209，典型地由硅襯底制備，可被圖案化和蝕刻來形成如在圖 21中所述的空腔。在其他實施例中，可以利用其它合適的襯底，例如玻璃襯底。在一個實施 例中，空腔具有深度范圍從大約1 μ m至大約10 μ m的深度，具體的實施例具有5 μ m的空腔 深度。空腔的垂直尺寸被選擇成允許MEMS裝置的可移動部分不受阻礙地移動。同時，在預(yù) 定位置處可以提供突起，從而充當(dāng)用于可移動元件的運動停止物。作為例子，為了被設(shè)計成 通過在關(guān)于圖21的水平平面中移動來操作的加速度計，在空腔中或在可移動元件之下可 以提供運動停止物，以便阻止在預(yù)定位置處在垂直方向上的運動。根據(jù)被蓋晶片覆蓋的MEMS裝置的幾何形狀選擇空腔的橫向尺寸。如圖21中所述 的，在預(yù)定位置處提供通常環(huán)形的結(jié)合區(qū)域，包括被結(jié)合至裝置襯底的上部的蓋晶片的外 圍部分。因此，受控環(huán)境被提供用于依據(jù)本發(fā)明的實施例制備的MEMS裝置。在一些實施例中，受控環(huán)境，其可以在加速度計的工作壽命過程中被提供，可以包括大氣或減小的壓力處 的空氣、干空氣、氮、惰性氣體等。在具體實施例中，真空環(huán)境被提供作為受控環(huán)境。在一些 應(yīng)用中，各種壓力的SF6或其它高介電常數(shù)氣體被采用。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多 種其他變形，修改和替代。晶片結(jié)合技術(shù)被采用來結(jié)合蓋晶片至合成物襯底結(jié)構(gòu)。作為例子，共價鍵結(jié)合處 理、玻璃熔合結(jié)合處理、共晶結(jié)合處理等可被采用來結(jié)合各種襯底。在其中裝置襯底和蓋晶 片都是硅襯底的實施例中，在晶片表面上形成的天然氧化物將提供適用于多種應(yīng)用的氧化 物至氧化物結(jié)合。在共同擁有的U. S.專利No. 7，585，747中提供了涉及襯底結(jié)合技術(shù)的另 外描述，因此其公開內(nèi)容被參照結(jié)合。圖2J描述了在圖21中所述的襯底成為單獨的裝置 包裝的劃片和單一化。在圖2J所述的實施例中，在受控環(huán)境包裝中提供一個或多個加速度計，該受控環(huán) 境包裝是包括存在于CMOS襯底中的驅(qū)動/傳感電子元件的集成包裝。因此，形成采用3D 體系結(jié)構(gòu)的集成裝置，其中電子元件和匹配機(jī)械結(jié)構(gòu)整體地與減小尺寸的覆蓋區(qū)集成。利 用這些處理形成多個管芯，在一些實施例中，增大了制造產(chǎn)率。在CMOS襯底的橫向邊緣處 提供電極結(jié)構(gòu)210A/B，允許對封裝裝置外部的其它系統(tǒng)元件的集成。如圖2J中所述的，結(jié) 合襯墊210A和210B被提供來形成至外部控制/驅(qū)動/傳感電路的連接。涉及圖IA和B， 可以理解，多個加速度計可被包括在圖2J中所述的單獨受控環(huán)境中。因此，涉及單獨的裝 置包裝，單獨的裝置可以是三維加速度計，測量x-、y-和ζ-方向上的加速度。如圖IA中所 述的兩個橫向加速度計(χ-和y_方向)可被與如圖IB中所述的垂直加速度計(ζ-方向) 集成。圖3A和3B描述了依據(jù)本發(fā)明的實施例用于制備圖2A-2J的MEMS裝置處理的流 程圖。如圖3A中所述，該方法包括提供包括控制電路的第一襯底(301)。第一襯底，其也 被稱作CMOS襯底，具有上表面和下表面。該方法也包括在第一襯底的上表面上形成絕緣層 (302)。絕緣層，其被用于形成突起結(jié)構(gòu)的步驟中，典型地被覆蓋沉積，并然后被平滑，利用 在單獨步驟或多個步驟沉積處理中的CMP或其它合適的磨光處理。該方法也包括沉積光致抗蝕劑層(303)和圖案化光致抗蝕劑來形成蝕刻掩膜 (304)。該方法進(jìn)一步包括去除絕緣層的第一部分，以便形成多個突起結(jié)構(gòu)(305)。在一個 平面中沉積突起結(jié)構(gòu)，從而形成相鄰?fù)黄鸾Y(jié)構(gòu)之間的一個或多個空腔。該方法包括結(jié)合第二襯底至第一襯底(306)。第二襯底具有上表面和下表面，并且可以是硅襯底，SOI襯底，摻雜的襯底，以便提供蝕刻終止層等。取決于實施方式，幾種 結(jié)合技術(shù)的一個可被采用，包括共價鍵結(jié)合、玻璃熔合結(jié)合、共晶結(jié)合、或者其它合適的晶 片結(jié)合技術(shù)。第二襯底被薄化成預(yù)定厚度，典型地利用CMP處理(307)和蝕刻處理，比如 RIE(308)。該方法也包括在第二襯底中形成多個溝槽(309)。多個溝槽的每一個延伸至第 一襯底的上表面，例如從第二襯底的上表面至第一表面的上表面。多個溝槽的每一個的至 少一部分被填充導(dǎo)電材料(310)，比如Ti/TiN/W或其它合適的通孔填充金屬化。在第二襯 底中形成MEMS裝置元件，例如加速度計或陀螺儀元件(311)。第三襯底(例如蓋晶片)被 結(jié)合至第二襯底，以便形成受控環(huán)境(312)。根據(jù)實施方式，可以采用幾種結(jié)合技術(shù)的一個， 包括共價鍵結(jié)合、玻璃熔合結(jié)合、共晶結(jié)合、或者其它合適的晶片結(jié)合技術(shù)。在晶片結(jié)合之 后，劃片單獨的管芯，并被單一化，以便形成單獨的裝置(313)。每一個單獨的裝置可以包括幾個加速度計或陀螺儀?？梢岳斫猓趫D3A和3B中所述的具體步驟提供了依據(jù)本發(fā)明的實施例制備MEMS 裝置的具體方法。依據(jù)可替代的實施例也可以執(zhí)行其他順序的步驟。例如，本發(fā)明的可替 代的實施例可以執(zhí)行以不同的次序在上面概括的步驟。此外，在圖3A和3B中所述的各個 步驟可以包括多個子步驟，可以以如適于各個步驟的各種順序執(zhí)行所述多個子步驟。進(jìn)一 步地，根據(jù)具體的應(yīng)用，可以添加或去除附加的步驟。具體地，在一些實施例中可以省略幾 個步驟。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他變形，修改和替代。第一襯底可以是從于此討論的其它處理步驟分別制備的CMOS襯底。需要指出，本發(fā)明的實施例不采用在沉積或結(jié)合隨后的層之后被去除的犧牲層。 結(jié)果，不需要提供另外的氣體出口孔，該氣體出口孔用于利用犧牲層移除設(shè)計中的反應(yīng)副 產(chǎn)品。作為例子，在一些犧牲層設(shè)計中，形成支持層，沉積或結(jié)合隨后的層，并然后去除支持 層的一部分或全部，例如用于允許隨后的層可以自由地移動。為了去除犧牲層，在隨后的層 中形成氣體出口孔，從而允許反應(yīng)副產(chǎn)品從該結(jié)構(gòu)逃逸。在一些實施例中，在檢驗質(zhì)量板中 獲得孔，以便形成氣體出口孔。結(jié)果，減小了檢驗質(zhì)量板的重量，不利地影響裝置性能。依據(jù)本發(fā)明的一個實施例，檢驗質(zhì)量板不具有與反應(yīng)副產(chǎn)品消除相關(guān)的孔。相反， 不是與梳形指狀物相關(guān)的區(qū)域的檢驗質(zhì)量板的一部分是連續(xù)的從而增大了檢驗質(zhì)量板的 重量。在一個實施例中，在面積小于100 μ m2的檢驗質(zhì)量板中沒有采用孔，因為僅在檢驗質(zhì) 量板中的孔被用于梳形指狀物，該梳形指狀物用于傳感或用于通向錨定點的彈簧的連接。 在其它實施例中，在小于50 μ m2，小于40 μ m2，小于30 μ m2，小于20 μ m2或小于10 μ m2的檢 驗質(zhì)量板中沒有采用孔。圖4A-4I示出了在依據(jù)本發(fā)明第二實施例的制備處理過程中微機(jī)電(MEMS)裝置 的橫截面圖。在隨后的描述中，采用共享與涉及圖2A-2J討論的處理類似性的處理。因此， 對于類似的處理，將感興趣地簡短限制描述。在圖4A中，提供包括電極401的CMOS襯底400。裝置襯底402被處理成形成如圖 4B中所述的被圖案化的突起結(jié)構(gòu)403和空腔404。盡管如分離突起結(jié)構(gòu)地描述了空腔，在 其它橫截面中，突起結(jié)構(gòu)在附圖的平面中延伸更大的距離。CMOS襯底400和裝置襯底402 被連接形成如圖4C中所述的合成物襯底結(jié)構(gòu)。相比較其他實施例，通過處理裝置襯底形成 突起結(jié)構(gòu)?？涨?04的制備允許MEMS裝置被制備，其中裝置襯底的厚度作為橫向位置的函 數(shù)變化。結(jié)果，可以制備具有與梳狀指形物不同厚度的彈簧，提供了不同的彈簧常數(shù)和元件 柔性。這種改變裝置襯底的下部中的深度的空腔的制備提供了利用其它處理技術(shù)所不可用 的制造能力。在晶片結(jié)合之后，裝置襯底被如圖4D中所述地初始薄化，并且如圖4E中所述地附 加薄化。盡管這些薄化處理被描述為圖4D(CMP)和4E(RIE)中的各個步驟，在其它實施例 中，它們可被組合成單獨的薄化步驟。通孔404是開放的，并且如圖4F所述地被填充，提供 電極401和隨后如圖4G中所述地在裝置襯底中形成的MEMS元件之間的電連通性。如圖4H 中所述的，蓋晶片407被結(jié)合至合成物襯底結(jié)構(gòu)，并且如圖41中所述的，管芯被劃片和單一 化。圖5A和5B示出了依據(jù)本發(fā)明的實施例用于制備圖4A-4I的微機(jī)電裝置的方法的 處理500的流程圖。處理500包括提供包括控制電路的第一襯底，第一襯底具有第一表面和相對的第二表面(501)。在一些實施例中，第一襯底是CMOS襯底。該方法進(jìn)一步包括提 供具有上表面和下表面的第二襯底(502)，以及沿著下表面去除第二襯底的一部分，以便形 成多個突起結(jié)構(gòu)(503)。在一些實施例中，第二襯底是單晶硅襯底。在其他實施例中，第二 襯底可以是絕緣體上硅結(jié)構(gòu)(SOI)襯底，具有被去除用以形成空腔的SOI襯底的硅層的一 部分。第二襯底然后被結(jié)合至第一襯底，以使第一襯底的第一表面與第二襯底的突起結(jié)構(gòu) 相接觸(504)。第二襯底然后被薄化成預(yù)定厚度(505)。在一些實施例中，通過去除沿著第 二襯底的上表面的第二襯底的一部分進(jìn)行薄化，例如利用化學(xué)機(jī)械磨光技術(shù)。在薄化之后， 在第二襯底中形成多個溝槽(506)。在一些實施例中，多個溝槽從第二襯底的上表面延伸至 第一襯底的第一表面。多個溝槽被填充導(dǎo)電材料(509)，例如Ti/TiN/W。接著，在第二襯底 中形成一個或多個微機(jī)電裝置的一部分(508)。在一些實施例中，第三襯底被結(jié)合至第二襯底，以便在形成于第三襯底中的空腔 中封裝微機(jī)電裝置(509)。在一些實施例中，第三襯底包括玻璃，并利用玻璃熔合結(jié)合或共 價鍵結(jié)合技術(shù)被結(jié)合至第二襯底?？梢岳斫?，在圖5A和5B中描述的具體步驟提供了依據(jù)本發(fā)明的實施例制備MEMS 裝置的具體方法。依據(jù)可替代的實施例也可以執(zhí)行其他順序的步驟。例如，本發(fā)明的可替 代的實施例可以執(zhí)行以不同的次序在上面概括的步驟。此外，在圖5A和5B中所述的各個 步驟可以包括多個子步驟，可以以適于各個步驟的各種順序執(zhí)行所述多個子步驟。進(jìn)一步 地，根據(jù)具體的應(yīng)用，可以添加或去除附加的步驟。具體地，在一些實施例中可以省略幾個 步驟。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他變形，修改和替代。圖6A-6T示出了在依據(jù)本發(fā)明的第三實施例的制備處理過程中微機(jī)電(MEMS)裝 置的橫截面圖。在隨后的描述中，采用共享與涉及圖2A-2J討論的處理類似性的處理。因 此，對于類似的處理，將感興趣地簡短限制描述。在圖6A-6T中所述的實施例中，與單獨的通孔填充處理相結(jié)合至利用兩步驟通孔 蝕刻處理，以便提供CMOS襯底和在裝置襯底中制備的元件之間的電連通性。如圖6A中所 述的，包括一個或多個電極和控制電路601的CMOS襯底600被光致抗蝕劑層602所覆蓋。 光致抗蝕劑層被圖案化呈現(xiàn)出區(qū)域603，如圖6B中所示，其提供開口，其中通孔被蝕刻，以 便暴露電極604 (圖6C)。一旦通孔被蝕刻，光致抗蝕劑被剝?nèi)?圖6D)，并沉積新的光致抗 蝕劑層605(圖6E)和圖案化(圖6F)，以及蝕刻，以便形成空腔606，如圖6G中所述的。第 二光致抗蝕劑層605被剝?nèi)?，如圖6H中所述的。在一些實施例中，在圖6A-6C和圖6E-6G 中所述的兩個光致抗蝕劑沉積/光致抗蝕劑圖案化/特征蝕刻順序被組合成單獨的順序。 本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他變形，修改和替代。參照圖6H，在結(jié)構(gòu)的外圍部分處描述突起區(qū)域608、以及停止物607，其被設(shè)置在 空腔606中，并用于限制在垂直方向上MEMS元件的運動。這些停止物是可被定位在其他位 置中，以便限制離開平面運動的示范性的運動停止物。該離開平面運動會不利地影響裝置工作。裝置襯底609被結(jié)合至被處理的CMOS襯底600，如圖61中所述的。上面討論的晶 片結(jié)合技術(shù)可用于在這里描述的襯底結(jié)合處理。如圖61中所示的，預(yù)先圖案化裝置襯底， 從而提供彈簧常數(shù)等方面的差別。裝置襯底可以是單晶硅晶片、多硅晶片、其組合等等。在 圖61中所述的實施例中，利用重?fù)诫sρ-類型層形成摻雜物蝕刻停止層，盡管可以利用用于薄化裝置襯底的其他方法。利用研磨、蝕刻，、組合等薄化裝置襯底609，如圖6J中所述的， 以便減小隨后將被制備的裝置厚度。沉積(圖6K)和圖案化(圖6L)光致抗蝕劑層610，以便提供用于在圖6M中描述 的通孔蝕刻處理的掩膜。通孔延伸至CMOS襯底中的電極，并被對準(zhǔn)，從而使在圖6M中描述 的第二通孔蝕刻處理與在圖6C中描述的第一通孔蝕刻處理對準(zhǔn)。典型地，第二通孔的寬度 將寬于第一通孔，以便確保兩個蝕刻處理之間的重疊。剝?nèi)ス庵驴刮g劑(圖6N)，并且沉積 Ti粘合層612作為保形層，以便提供CMOS襯底中的電極和將形成于裝置襯底中的裝置之 間的電連通性(圖60)。在一些實施例中，粘合層612有助于隨后的層至裝置襯底的粘合。 TiN阻擋層613被沉積作為保形層(圖6P)，并且覆蓋沉積鎢(W)層614，以便填充通孔，如 圖6Q中所述的。在通孔填充之后，深蝕刻處理被用于平坦化裝置襯底的上表面(圖6R)，并 且TiN覆蓋層615被沉積來密封通孔結(jié)構(gòu)(圖6S)。圖6T描述了用以形成錨定點620，梳形指狀物621，623，彈簧，檢驗質(zhì)量板622以 及MEMS裝置的其他元件的裝置襯底的蝕刻。如所述的，一些元件(例如可移動的梳形指狀 物)具有小于檢驗質(zhì)量板的厚度的厚度，從而增大了裝置靈敏度。通過，在檢驗質(zhì)量板之下 被定位的停止物避免了檢驗質(zhì)量板在垂直方向上大于期望量的運動，從而避免了對裝置的 損壞。依據(jù)本發(fā)明的實施例，提供MEMS裝置。該MEMS裝置包括控制襯底(例如CMOS襯 底)和被耦合至控制襯底的多個突起結(jié)構(gòu)。該MEMS裝置也包括經(jīng)由柔性元件被耦合至突 起結(jié)構(gòu)的第一組可移動元件，以及耦合至突起結(jié)構(gòu)的第二組元件。通過第一厚度特征化該 第一組可移動元件，并且通過不同于第一厚度的第二厚度特征化第二組元件。第一組可移動元件可以包括檢驗質(zhì)量板，該檢驗質(zhì)量板具有范圍從大約5 iim至 大約40 y m的厚度，在具體實施例中具有30 y m的厚度。第二組元件可以是可移動的，并經(jīng) 由柔性元件被耦合至突起結(jié)構(gòu)，例如彈簧。該彈簧可以具有范圍從大約5 u m至大約40 y m 的厚度，在具體實施例中具有20pm的厚度?？商娲兀诙M元件可被固定至突起結(jié)構(gòu)， 例如錨定點。第一和第二組可以包括單獨的元件。MEMS裝置的各個元件的不同厚度提供了利用傳統(tǒng)的技術(shù)所不可利用的優(yōu)點，因為 材料特性可被改變用于各種元件。作為例子，相比較于梳形指狀物，連接檢驗質(zhì)量板至錨定 點的彈簧可以具有減小的厚度，導(dǎo)致可以用于提供彈簧常數(shù)的附加的設(shè)計變量和適用于具 體應(yīng)用的共振行為。因此，MEMS裝置的各個元件，例如加速度計，可以具有改變的厚度，包 括檢驗質(zhì)量板、彈簧、檢驗質(zhì)量板梳形指狀物、定子梳形指狀物等等。在具體實施例中，彈簧 的不同部分可以具有不同的厚度，從而修改彈簧常數(shù)。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種 其他變形、修改和替代。圖7A-7C示出了依據(jù)本發(fā)明的實施例用于制備在圖6A-6T中所述的MEMS裝置的 處理700的流程圖。處理700包括提供具有一個或多個電極和沿著第一表面形成的控制電 路的第一襯底(701)。在一些實施例中，第一襯底是CMOS襯底。在第一襯底的表面之上形 成第一光致抗蝕劑層(702)。該第一光致抗蝕劑層被圖案化成限定第一溝槽，并通過蝕刻 第一光致抗蝕劑層和第一襯底的一部分來形成第一溝槽(704)。在一些實施例中，第一溝 槽從一個或多個電極之中延伸至第一電極，然后去除第一光致抗蝕劑層的剩余部分(705)。 其后，在第一襯底的表面之上形成第二光致抗蝕劑層，從而使第二光致抗蝕劑層的一部分重疊第一溝槽(706)。第二光致抗蝕劑層和第一襯底的一部分一起被圖案化和蝕刻，以便形 成多個突起結(jié)構(gòu)(707)。其后，第二襯底被連接至第一襯底(709)。第二襯底具有上表面和下表面。第二 襯底然后被薄化成預(yù)定厚度(710)。在第二襯底的上表面上形成第三光致抗蝕劑層(711)。 第三光致抗蝕劑層和第二襯底的一部分一起被圖案化和蝕刻，以便形成第二溝槽(712)。第 二溝槽被與第一溝槽對準(zhǔn)，并且第二溝槽與第一溝槽結(jié)合，以便形成從第二表面的上表面 延伸至第一電極的連續(xù)溝槽。隨后，在第二襯底的上表面之上可連續(xù)溝槽的側(cè)壁之上形成 保形粘合層(714)。在一些實施例中，粘合層包括鈦，并利用傳統(tǒng)的半導(dǎo)體技術(shù)來形成。在 粘合層之上形成保形阻擋層(715)。在一些實施例中，阻擋層包括氮化鈦(TiN)。被結(jié)合的 連續(xù)溝槽被填充導(dǎo)電材料(716)。在一些實施例中，導(dǎo)電材料是鎢。其后，在阻擋層之上形 成鈍化/蓋層(717)。第二襯底的一部分被蝕刻，以便形成微機(jī)電裝置(718)。在一些實施 例中，鈍化/蓋層包括利用PVD或CVD技術(shù)形成的TiN。在一些實施例中，第三襯底被結(jié)合 至第二襯底，以便封裝微機(jī)電裝置(719)?？梢岳斫猓趫D7A-7C中所述的具體步驟提供了制備依據(jù)本發(fā)明的實施例的MEMS 裝置的具體方法。依據(jù)本發(fā)明的可替代的實施例，也可以執(zhí)行其他次序的步驟。例如，本 發(fā)明的可替代的實施例可以執(zhí)行以不同的次序在上面概括的步驟。此外，在圖3A和3B中 所述的各個步驟可以包括多個子步驟，可以以適于各個步驟的各種順序執(zhí)行所述多個子步 驟。進(jìn)一步地，根據(jù)具體的應(yīng)用，可以添加或去除附加的步驟。本領(lǐng)域熟練技術(shù)人員將認(rèn)識 到多種其他變形，修改和替代。圖8A-8G示出了在依據(jù)本發(fā)明的第四實施例的制備處理工程中微機(jī)電(MEMS)裝 置的橫截面圖。在圖8A-8G中所述的處理中，兩步驟處理被用于形成和填充通孔，從而提供 CMOS襯底和MEMS元件之間的電連通性。涉及圖8A-8F執(zhí)行的處理共享與涉及圖2A_2J討 論的處理的一個或多個類似性被利用。因此，對于類似的處理，將感興趣地簡短限制描述。圖8A描述了利用了光致抗蝕劑涂層/開發(fā)處理和通孔蝕刻處理的通孔803的蝕 刻之后的CMOS襯底800。因此暴露電極801。在圖8B中描述了利用Ti/TiN屏蔽(804/805) 和W插塞(806)的通孔填充。剝?nèi)i阻擋層，如圖8C中所述的。第二光致抗蝕劑涂層/ 開發(fā)處理和空腔蝕刻處理被用于形成突起結(jié)構(gòu)和運動停止物808，如圖8D中所示的。沉積 附加的氧化層807，以便有助于至CMOS襯底800的晶片結(jié)合。襯底結(jié)合處理用于形成合成 物襯底結(jié)構(gòu)，包括CMOS襯底800和裝置襯底810 (圖8E)。裝置襯底810已被預(yù)先處理，以 便包括襯底的表面中的空腔。盡管在圖8E中描述了摻雜襯底，可以利用其他合適的裝置襯 底，如貫穿本說明書所期望的。圖8F描述了在薄化的裝置襯底中通孔的形成和填充。也描述了 Ti/TiN阻擋層 813/814。參照圖8G，沉積TiN重疊層(811)，以便密封通孔結(jié)構(gòu)，并且蝕刻裝置襯底以形成 MEMS裝置的各個元件。如關(guān)于圖6T中討論的，由于在晶片結(jié)合處理之前在裝置襯底中形成 空腔，一些元件具有減小的厚度。因此，在本發(fā)明的一些實施例中，兩步驟通孔填充處理可 以用于制備MEMS。圖9A和9B描述了依據(jù)本發(fā)明的實施例用于制備圖8A-8G的MEMS裝置的處理900 的流程圖。第一襯底被處理成形成電極層(901)。沉積第一光致抗蝕劑層(902)并被圖案 化，以便產(chǎn)生用于多個溝槽的蝕刻的蝕刻掩膜(903)。利用等離子灰化或其他合適的處理剝?nèi)サ谝还庵驴刮g劑層(904)。在第一襯底的表面上沉積保形粘合層，例如Ti，并且作為溝槽 中的襯墊(905)。在粘合層之上沉積保形阻擋層(906)，例如TiN。溝槽然后被填充導(dǎo)電材 料(907)，例如鎢插塞。在其他實施例中，利用替代的通孔填充處理。本領(lǐng)域熟練技術(shù)人員 將認(rèn)識到多種其他變形，修改和替代。從第一襯底(908)和第二光致抗蝕劑層(909)的表面去除粘合層和阻擋層，圖案 化和蝕刻(910)處理被用于形成突起結(jié)構(gòu)和第一襯底中相關(guān)的空腔。在第一襯底上沉積保 形絕緣層(911)，以便提供用于晶片結(jié)合處理的結(jié)合界面。晶片結(jié)合處理被用于結(jié)合第二襯 底至第一襯底(912)。為了完成MEMS裝置的制備，執(zhí)行附加的步驟，如關(guān)于圖7B和7C討論 的。可以理解，在圖9A-9C中所述的具體步驟提供了制備依據(jù)本發(fā)明實施例的MEMS 裝置的具體方法。依據(jù)本發(fā)明的可替代實施例，也可以執(zhí)行其他次序的步驟。例如，本發(fā)明 的可替代實施例可以執(zhí)行以不同的次序在上面概括的步驟。此外，在圖9A和9B中所述的 各個步驟可以包括多個子步驟，可以以適于各個步驟的各種順序執(zhí)行所述多個子步驟。進(jìn) 一步地，根據(jù)具體的應(yīng)用，可以添加或去除附加的步驟。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種 其他變形，修改和替代。圖10A-10B示出了在依據(jù)本發(fā)明的第五實施例的制備處理工程中微機(jī)電(MEMS) 裝置的橫截面圖。在隨后的描述中，采用共享與涉及圖2A-2J討論的處理類似性的處理。因 此，對于類似的處理，將感興趣地簡短限制描述。如圖10A-10B中所述的，單獨的通孔蝕刻和填充處理可以用于制備MEMS裝置。參 照圖10A，CM0S襯底1000和裝置襯底1001被圖案化和結(jié)合在一起，以便形成合成物襯底結(jié) 構(gòu)。通孔被蝕刻通過裝置襯底，并且進(jìn)入CMOS襯底，從而暴露CMOS襯底中的電極。在將通 孔填充導(dǎo)電材料之后，釋放MEMS結(jié)構(gòu)的元件，以便形成例如加速度計。圖11描述了依據(jù)本發(fā)明的實施例用于制備圖10A-10L的MEMS裝置的處理1100 的流程圖。例如CMOS襯底的第一襯底被處理成形成電極層(1001)。典型地，從其他處理步 驟獨立地執(zhí)行這種CMOS襯底的制備，并且提供完成的CMOS襯底來用于進(jìn)一步處理的鑄造， 如于此所述的。在第一襯底的表面上沉積(1102)和圖案化光致抗蝕劑層。蝕刻處理然后 用于形成突起結(jié)構(gòu)和第一襯底中的空腔(1103)。在去除光致抗蝕劑層之后(1104)，晶片結(jié)合處理被采用來形成合成物襯底結(jié)構(gòu) (1105)。為了形成和填充通孔，執(zhí)行附加的步驟，如關(guān)于圖7B和7C討論的?？梢岳斫?，在圖11中所述的具體步驟提供了制備依據(jù)本發(fā)明實施例的MEMS裝置 的具體方法。依據(jù)本發(fā)明的可替代實施例，也可以執(zhí)行其他次序的步驟。例如，本發(fā)明的可 替代實施例可以執(zhí)行以不同的次序在上面概括的步驟。此外，在圖11中所述的各個步驟可 以包括多個子步驟，可以以適于各個步驟的各種順序執(zhí)行所述多個子步驟。進(jìn)一步地，根據(jù) 具體的應(yīng)用，可以添加或去除附加的步驟。本領(lǐng)域熟練技術(shù)人員將認(rèn)識到多種其他變形，修 改和替代。也可以理解，于此描述的例子和實施例僅用于描述性用途，并且基于其的各種修 改或改變將被建議給本領(lǐng)域的熟練技術(shù)人員，并將被包括在本申請的精神和權(quán)限中以及附 加權(quán)利要求的范圍中。
1權(quán)利要求
一種用于制備微機(jī)電裝置的方法，該方法包括提供包括控制電路的第一襯底，該第一襯底具有上表面和下表面；在所述第一襯底的所述上表面上形成絕緣層；去除所述絕緣層的第一部分，從而形成多個突起結(jié)構(gòu)；結(jié)合第二襯底至所述第一襯底，所述第二襯底具有上表面和下表面；薄化所述第二襯底成預(yù)定厚度；在所述第二襯底中形成多個溝槽，所述多個溝槽的每一個延伸至所述第一襯底的所述上表面；將所述多個溝槽的每一個的至少一部分填充導(dǎo)電材料；在所述第二襯底中形成所述微機(jī)電裝置；以及結(jié)合第三襯底至所述第二襯底。
2.根據(jù)權(quán)利要求1所述的方法，其中所述第一襯底為CMOS襯底。
3.根據(jù)權(quán)利要求1所述的方法，其中所述多個溝槽從所述第二襯底的所述上表面延伸 至所述第一襯底的所述上表面。
4.根據(jù)權(quán)利要求1所述的方法，其中所述第二襯底為絕緣體上硅結(jié)構(gòu)(SOI)襯底。
5.根據(jù)權(quán)利要求1所述的方法，其中所述微機(jī)電裝置包括陀螺儀或加速度計的元件。
6.根據(jù)權(quán)利要求1所述的方法，其中結(jié)合所述第二襯底至所述第一襯底包括利用共價 鍵結(jié)合、玻璃熔合結(jié)合或共晶結(jié)合技術(shù)的至少一個。
7.一種微機(jī)電裝置，包括CMOS襯底，具有上表面和下表面，并包括設(shè)置在所述CMOS襯底的上部中的控制電路； 多個柱狀物，耦合至所述CMOS襯底的所述上表面，并且在垂直于所述CMOS襯底的所述 上表面的方向上延伸；所述多個柱狀物的每一個具有結(jié)合區(qū)域；結(jié)合至所述多個柱狀物的第二襯底，其中所述第二襯底具有上表面和與所述多個柱狀 物的每一個的所述結(jié)合區(qū)域相接觸的下表面，并且其中在所述第二襯底中設(shè)置微機(jī)電裝置 的至少一部分；從所述第二襯底的所述上表面延伸至所述CMOS襯底的所述上表面的多個溝槽，所述 溝槽穿過所述多個柱狀物；以及結(jié)合至所述第二襯底的所述上表面的蓋襯底，其中所述蓋襯底包括覆蓋所述微機(jī)電裝 置的至少一部分的凹進(jìn)區(qū)域。
8.根據(jù)權(quán)利要求7所述的裝置，其中所述多個柱狀物為絕緣材料。
9.根據(jù)權(quán)利要求7所述的裝置，其中所述第二襯底為絕緣體上硅結(jié)構(gòu)(SOI)襯底。
10.根據(jù)權(quán)利要求9所述的裝置，其中所述SOI襯底的硅層與所述多個柱狀物的每一個 的所述結(jié)合區(qū)域相接觸。
11.根據(jù)權(quán)利要求7所述的裝置，其中所述微機(jī)電裝置是陀螺儀。
12.根據(jù)權(quán)利要求7所述的裝置，其中所述微機(jī)電裝置是加速度計。
13.根據(jù)權(quán)利要求7所述的裝置，其中所述蓋襯底包括硅。
14.一種用于制備微機(jī)電裝置的方法，該方法包括提供包括控制電路的第一襯底，所述第一襯底具有第一表面和相對的第二表面； 提供具有上表面和下表面的第二襯底；沿著所述下表面去除所述第二襯底的一部分，以便形成多個突起結(jié)構(gòu)； 結(jié)合所述第一襯底至所述第二襯底，其中所述第一襯底的所述第一表面與所述第二襯 底的所述突起結(jié)構(gòu)相結(jié)合；薄化所述第二襯底成預(yù)定厚度；該薄化包括沿著所述第二襯底的所述上表面去除所述 第二襯底的一部分；在所述第二襯底中形成多個溝槽，所述多個溝槽從所述第二襯底的所述上表面延伸至 所述第一襯底的所述第一表面；在所述第二襯底中形成一個或多個微機(jī)電裝置的一部分；以及 結(jié)合第三襯底至所述第二襯底。
15.根據(jù)權(quán)利要求14所述的方法，其中所述第二襯底是絕緣體上硅結(jié)構(gòu)(SOI)襯底。
16.根據(jù)權(quán)利要求14所述的方法，進(jìn)一步包括在SOI襯底的硅層中形成多個空腔。
17.根據(jù)權(quán)利要求14所述的方法，其中所述第一襯底是CMOS襯底。
18.根據(jù)權(quán)利要求14所述的方法，其中所述第三襯底包括凹進(jìn)區(qū)域。
19.一種制備裝置的方法，該方法包括提供CMOS襯底，所述CMOS襯底具有一個或多個電極以及靠近第一表面形成的控制電路；在所述CMOS襯底的所述第一表面之上形成第一光敏層；圖案化和蝕刻所述第一光敏層，以便形成第一溝槽，所述第一溝槽延伸到所述一個或 多個電極中的第一電極；去除所述第一光敏層的剩余部分；在所述第一襯底之上形成第二光敏層，其中所述第二光敏層的一部分覆蓋所述第一溝槽；蝕刻所述第二光敏層以及所述第一襯底的一部分，以便限定多個突起結(jié)構(gòu)； 結(jié)合第二襯底至所述第一襯底，所述第二襯底具有上表面和下表面； 薄化所述第二襯底成預(yù)定厚度； 在所述第二襯底的所述上表面之上形成第三光敏層；蝕刻所述第三光敏層以及所述第二襯底的一部分，以便限定第二溝槽；所述第二溝槽 與所述第一溝槽對準(zhǔn)，其中所述第二溝槽與所述第一溝槽相結(jié)合，以便形成從所述第二襯 底的所述上表面延伸至所述第一電極的連續(xù)溝槽；在所述第二襯底的所述上表面之上和所述連續(xù)溝槽的側(cè)壁之上形成保形粘合層； 在所述粘合層之上形成保形阻擋層； 將所述連續(xù)溝槽填充導(dǎo)電材料； 在所述阻擋層之上形成鈍化層；以及圖案化和蝕刻所述第二襯底的一部分，以便形成所述微機(jī)電裝置。
20.根據(jù)權(quán)利要求19所述的方法，其中所述第一光敏層為光致抗蝕劑層。
21.根據(jù)權(quán)利要求19所述的方法，其中薄化所述第二襯底包括執(zhí)行CMP處理。
22.根據(jù)權(quán)利要求19所述的方法，其中薄化所述第二襯底包括執(zhí)行RIE處理。
23.根據(jù)權(quán)利要求19所述的方法，其中所述微機(jī)電裝置為加速度計。
24.根據(jù)權(quán)利要求23所述的方法，其中所述加速度計包括檢驗質(zhì)量板、定子梳形指狀物和可移動的梳形指狀物。
25.根據(jù)權(quán)利要求19所述的方法，進(jìn)一步包括結(jié)合蓋晶片至所述第二襯底的一部分，以便形成封裝結(jié)構(gòu)；以及 劃片所述封裝結(jié)構(gòu)，以便形成各個管芯。
26.根據(jù)權(quán)利要求25所述的方法，其中所述各個管芯包括多個加速度計。
全文摘要
本發(fā)明提供一種用于制備陀螺儀和加速度計的方法。其中，用于制備微機(jī)電裝置的方法包括提供包括控制電路的第一襯底。該第一襯底具有上表面和下表面。該方法也包括在第一襯底的上表面上形成絕緣層，去除絕緣層的第一部分，從而形成多個突起結(jié)構(gòu)，以及結(jié)合第二襯底至第一襯底。該方法進(jìn)一步包括薄化第二襯底成預(yù)定厚度，以及在第二襯底中形成多個溝槽。多個溝槽的每一個延伸至第一襯底的上表面。此外，該方法包括將多個溝槽的每一個的至少一部分填充導(dǎo)電材料，在第二襯底中形成微機(jī)電裝置，以及結(jié)合第三襯底至第二襯底。
文檔編號B81C1/00GK101837944SQ20091024688
公開日2010年9月22日 申請日期2009年11月19日 優(yōu)先權(quán)日2008年11月19日
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