專利名稱：具有減小的并聯電容的硅通孔的制作方法
具有減小的并聯電容的硅通孔要求優(yōu)先權本申請要求2010年9月20日遞交的、題為“TSV WITH REDUCED SHUNTCAPACITANCE (具有減小的并聯電容的TSV) ” (代理機構案號2921.103PRV)美國臨時專利申請序列號N0.61/384，319的優(yōu)先權，其全部內容通過引用并入本文。
背景技術：
微機電系統(tǒng)(MEMS)芯片可包括多層，這多層中包括通孔層。通孔層可包括介電溝槽(trench)，該介電溝槽用于形成對MEMS芯片中MEMS器件的特性進行感應的電極。這種溝槽在美國專利N0.7，539，003中提及。介電溝槽可具有巨大的并聯電容，該并聯電容會降低MEMS器件(如用于電容傳感或射頻(RF)應用的MEMS器件)的性能。

發(fā)明內容
在某些實例中，微電子機械系統(tǒng)(MEMS)傳感器可包括具有減小的并聯電容的通孔(via)。在一個實例中，器件層可包括:襯底(substrate)，該襯底具有在水平方向上被所述襯底的一部分分隔開的一對溝槽，其中，該對溝槽中的每個溝槽包括含電介質的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含多晶硅的第三垂直層分隔開。該部分旨在提供對本專利申請的主題的概述，而非旨在提供對本發(fā)明的排他性或窮盡性解釋。本文包含了具體實施方式
以提供與本專利申請有關的進一步信息。


在附圖(其不一定按比例繪制)中，相似的附圖標記可在不同的視圖中描述相似的部件。具有不同字母后綴的相似附圖標記可表示同類部件的不同例子。附圖以示例而非限制的方式大體示出了本文中所論述的各個實例。圖1大體示出了一個實例MEMS器件的截面圖；圖2大體示出了 一個實例通孔層的布局視圖；圖3A大體示出了通孔層的一個實例TSV結構的等效電路300 ；圖3B大體示出了通孔層的一個實例TSV結構的可選的布局等效電路；圖4大體示出了作為不同溝槽結構和感應電容的頻率函數的阻抗的比較；圖5大體示出了對于四種溝槽結構感應電容器阻抗與并聯阻抗作為頻率的函數的比較。
具體實施例方式發(fā)明人已經發(fā)現用于在MEMS器件的通孔層中形成電極的結構和方法，其明顯減小了與現有設計相關的并聯電容。在某些實例中，集成MEMS器件的一層可包括多個高電阻率的多晶填充層(poly filled layer)與多個電介質層(dielectic layer)相互交錯的娃通孔(TSV)結構。所述TSV結構能夠將高電阻率多晶與電介質串聯連接，由此減小對所述MEMS器件中感應電容器的電容分流效應(capacitive shunting effect)。在某些實例中，與所述MEMS器件相關的電子器件的工作頻率可選擇為使得所述感應電容器的阻抗大于并聯電容的阻抗，由此減小所述并聯電容的影響。在一個實例中，包括低K電介質或包括低K電介質與其他材料(如熱氧化物、摻雜氧化物或其他介電材料)的組合的介電溝槽可降低并聯電容，例如，所述低K電介質的介電常數小于用在溝槽中的氧化物的介電常數。在一個實例中，所述低K電介質的介電常數可約為氧化物的介電常數的一半。在某些實例中，溝槽可部分地由多晶填充且處于負壓下(如真空中)。處于真空中的溝槽區(qū)域內的介電常數可以是氧化物的介電常數的1/4，由此減小由氧化物填充的溝槽的并聯電容。圖1大體示出了一個實例MEMS器件100的截面圖。在某些實例中，MEMS器件100可包括二層:復蓋層(cap layer) 101、器件層102和通孔層103。器件層102可包括由鋪105支撐的可移動部分104。在某些實例中，MEMS器件100的可移動部分104可由硅晶圓刻蝕而成。經刻蝕的器件層102可包括允許對可移動部分104的平面內(in-plane)和平面外(out-ofplane)移動進行感應的結構。在某些實例中，可移動部分104可被驅動為以特定頻率進行振蕩，從而允許對MEMS器件100的角加速度進行感應。覆蓋層101可提供器件層102中可移動部分104的環(huán)境外殼(environmentalenclosure)的至少一部分。在某些實例中，覆蓋層101可包括凹部(未示出)以適應器件層102中的可移動部分104的移動。在一個實例中，覆蓋層101可限制例如在MEMS器件100機械震動時，器件層102的可移動部分104的移動。在某些實例中，覆蓋層101與器件層102相粘合，從而可使器件層102的可移動部分104周圍保持真空。通孔層103也可提供器件層102中可移動部分104的環(huán)境外殼的至少一部分。在某些實例中，通孔層103可包括用于感應或驅動器件層102中的可移動部分104的電極106、107、108。在一個實例中，器件層電極中的一個或多個電極,例如驅動電極107,可為器件層102提供驅動信號。在一個實例中，通孔層103中的一個或多個感應電極106、108可提供對器件層102中的可移動部分104的移動進行指示的感應信息。在某些實例中，感應信息可包括與器件層102中的可移動部分104的移動相關的感應電容的變化。在一個實例中，通孔層103內的溝槽109、110可為所述感應電極提供一定程度的電隔離。圖2大體示出了包括與現有結構相比可提供減小的并聯電容的溝槽或通孔結構的實例通孔層203的布局視圖。通孔層203的布局包括用于多個電極的區(qū)域。在一個實例中，通孔層203的布局可包括位于中心附近的驅動電極207和圍繞驅動電極207的感應電極206、208。在某些實例中，所述感應電極可通過介電溝槽或通孔結構209、210與驅動電極207以及通孔層203的硅的外部區(qū)域隔離。參見圖1，可延展至圖2的實例，在一個實例中，介電溝槽109、110可包括第一溝槽區(qū)域113,該第一溝槽區(qū)域113包括位于垂直介電層115之間的垂直多晶娃層114。在一個實例中，第二溝槽區(qū)域117可包括位于介電層115之間的第二垂直多晶硅層118，其中，第二溝槽區(qū)域117通過垂直單晶硅層116與所述第一溝槽區(qū)域隔離。關于圖1，驅動信號可經由通孔層103的部分(如，通過四重介電溝槽110與感應電極106、108電隔離的錨電極107)施加至器件層102中的可移動部分104。在一個實例中，感應電極106、108中除與驅動電極107相對的一側之外的另一側可通過另一四重介電溝槽109與通孔層103的接地部分隔離。在一個實例中，未示出地，一隔離溝槽可將感應電極包圍，且一單獨的溝槽可形成于所述錨電極的周圍以連接驅動電壓。由于所述驅動電壓不易受并聯電容的影響，因此簡單的單個溝槽即可用于隔離所述錨電極。所述MEMS器件的傳感器可包括連接到感應電極106、108的感應電容。器件層102中可移動部分104的移動可改變所述感應電容。某些實例中的包含低阻單晶硅的感應電極106、108可用于測量所述感應電容的變化。圖3A大體示出了通孔層的一個實例TSV結構的等效電路300。在某些實例中，所述等效電路可包括驅動電極307、感應電極306、感應電容326、第一 TSV網絡310和第二TSV網絡309。感應電容326可隨所述器件層的移動而改變。在一個實例中，第一 TSV網絡310可表示驅動電極307與感應電極306之間的隔離溝槽。第二 TSV網絡309可表示感應電極306與所述通孔層的周界部分之間的隔離溝槽。每個網絡309、310可包括四個電容元件315和三個電阻元件314、316。電容元件315可與如上結合圖1和圖2論述的四個垂直介電層相關。三個電阻元件中的兩個電阻元件314可與兩個垂直多晶硅層相關。在一個實例中，第三電阻元件316可與低阻的垂直單晶硅層相關。相對高阻的垂直多晶硅層314與電介質的并聯電容315串聯連接，可減小對所述傳感器的分流效應，從而改善感應電容326的性能。圖3B大體示出了通孔層的一個實例TSV結構的替代的布局等效電路。例如，由于低源阻抗，所述驅動電壓大體上不易受并聯電容的影響，因此會出現由在感應電容器輸出處的加載引起的MEMS傳感器性能的劣化。在使用該替代布局的實例中，等效電路330示出了 TSV結構331、332的并聯電容加載在感應電容326的兩側。對減小并聯電容的其他改進可通過使用多晶硅和電介質的不同組合與類型來實現。例如，當垂直介電層包括兩種材料時，例如包括介電常數約為3.9以確保密封性(hermeticity)的熱氧化物和介電常數約為2以在制作過程期間提供結構強度的低K電介質時，可進一步減小并聯電容。在某些實例中，低K介電材料可為多孔的，由此無法保持真空。因此，一些低K電介質不適于100%溝槽填充。組合介電層可保持真空并具備與低K電介質相關的好處。在一個實例中，并聯電容的減小X作為溝槽長度和分別為K1、K2的各介電常數的函數，可取決于氧化物含量(0% )和低K電介質含量(D% )。例如，X = (K2*D+K1*0)/K1如果氧化物占溝槽的20%且低K電介質占80%，且Kl = 3.9，K2 = 2，那么，X = (2*0.8+3.9*0.2)/3.9 = 0.61,表示與僅由氧化物填充的溝槽相比，并聯電容減小了 39%。如果溝槽長度為4.0mm，通孔層為200um，溝槽面積為0.8mm2，則對于Ium厚的電介質，其氧化物電容約為27.6pF。以低K介電材料對溝槽的80%進行填充，可將電容減小至約為 16.8pF。對溝槽的非介電垂直層進行部分地填充也可減小并聯電容。在某些實例中，如果在所述TSV的制作過程中將部分多晶硅填充物去除(刻蝕)，可進一步減小并聯電容。該減小效果與使用低K電介質的效果相似。當多晶硅層的厚度是介電層的幾倍且所述溝槽暴露于介電常數約為1(是一些低K電介質的1/2)的真空中時，該減小效果可更大。對于上述實例的溝槽，如果約為80%的多晶硅厚度被去除，則并聯電容會從約27.6pf降到約6.1pf。圖4大體示出了作為各種溝槽結構和Ipf感應電容405的阻抗-頻率函數的比較。所述各種溝槽結構包括具有高阻多晶填充物的單溝槽結構401、雙溝槽結構402和四重溝槽結構403，以及使用低K電介質和80%多晶硅回蝕的四重溝槽結構404。信噪比的劣化及由此產生的可用性能損失可正比于感應電容器阻抗與并聯阻抗的比值。圖5大體示出了(感應電容器/四種溝槽結構的并聯阻抗)_頻率函數的比較。四種結構包括具有高電阻率的多晶填充物的單溝槽結構501、雙溝槽結構502和四重溝槽結構503，以及使用低K電介質和80%多晶硅回蝕的四重溝槽結構504。選擇比值低于I的電子器件的工作頻率能夠使得TSV電容的分流影響大幅度減小。高阻多晶硅可提供足夠低的低信噪比以避免過多的功耗。例如，比較顯示，所述單溝槽結構在示出的頻率范圍內看不到感應電容器阻抗與并聯阻抗的比值低于I。相反，具有低K電介質和20%多晶填充物的所述四重溝槽結構在直流狀態(tài)下，感應電容器阻抗與并聯阻抗的比值低于1，且在639kHz附近，該比值低于0.1。一般而言，MEMS器件的工作頻率越低，則功耗越低，當在具有受限電源的移動系統(tǒng)中使用MEMS器件時，可具備顯著優(yōu)勢。補充注釋及實例在實例I中，一種方法包括:在硅襯底的第一側刻蝕出至少一對溝槽，在所述硅襯底的第一側上形成氧化物層，在所述氧化物層上形成多晶硅層，將在該對溝槽中的每個溝槽內的所述多晶硅層回蝕至預定深度，以及在所述溝槽的側壁上形成介電層，所述介電層包括所述氧化物層的一部分和第二介電材料。在實例2中，實例I的所述方法可選地包括在所述氧化物層的頂部形成氮化物層。在實例3中，實例I至2中任意一個或多個實例的所述形成氮化物層可選地包括:將所述多晶硅層的一部分去除，直至到達所述溝槽中的氧化物層的上表面，其中，所述將所述多晶硅層的一部分去除包括:將所述多晶硅層的位于所述溝槽中的部分留下。在實例4中，實例I至3中任意一個或多個實例的在所述氧化物層的頂部形成氮化物層可選地包括:在所述氮化物層的頂部形成抗蝕層(resist layer)。在實例5中，實例I至4中任意一個或多個實例的所述方法可選地包括:對所述抗蝕層進行圖案化以限定凹部的邊界。在實例6中，實例I至5中任意一個或多個實例的所述方法可選地包括:去除所述氮化物的一部分以進一步限定所述凹部的所述邊界。 在實例7中，實例I至6中任意一個或多個實例的所述方法可選地包括:刻蝕所述凹部到所述硅襯底。在實例8中，實例I至7中任意一個或多個實例的所述刻蝕所述凹部可選地包括:從所述溝槽的側壁上去除所述氧化物層的一部分。在實例9中，實例I至8中任意一個或多個實例的所述形成氧化物層可選地包括:在所述溝槽的側壁上形成氧化物層。在實例10中，實例I至9中任意一個或多個實例的所述方法可選地包括:將所述硅襯底的所述第一側的一部分與MEMS傳感器的器件層相粘合。在實例11中，實例I至10中任意一個或多個實例的所述方法可選地包括:磨削所述硅襯底的第二側以暴露所述溝槽的第一端。在實例12中，用于MEMS器件的一種通孔層，可包括:襯底，具有在水平方向上被所述襯底的一部分分隔開的一對溝槽，其中，該對溝槽中的每個溝槽包括包含第一材料的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含第二材料的第三垂直層分隔開，其中，所述第一材料包括電介質。在實例13中，實例I至12中任意一個或多個實例的所述第二材料可選地包括:多晶娃。在實例14中，實例I至13中任意一個或多個實例的所述第三垂直層可選地包括:包含少于80%的多晶娃的量。在實例15中，實例I至14中任意一個或多個實例的所述第三垂直層可選地包括:包含少于20%的多晶娃的量。在實例16中，實例I至16中任意一個或多個實例的所述第一垂直層和第二垂直層可選地包括:熱氧化物。在實例17中，實例I至16中任意一個或多個實例的所述第一垂直層和第二垂直層的每一層可選地包括:熱氧化物和第三材料，所述第三材料的介電常數小于所述熱氧化物的介電常數。在實例18中，實例I至17中任意一個或多個實例的所述第一材料可選地包括:熱氧化物，且實例17中的所述第二材料可選地包括:電介質，所述電介質的介電常數小于所述熱氧化物的介電常數。在實例19中，一種傳感器可包括:覆蓋層、連接到所述覆蓋層的器件層(包括檢測質量塊)和連接到所述器件層的通孔層，其中，所述器件層可包括:硅襯底，具有在水平方向上被所述硅襯底的一部分分隔開的一對溝槽，且其中，該對溝槽中的每個溝槽包括含電介質的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含多晶娃的第三垂直層分隔開。在實例20中，實例I至19中任意一個或多個實例的所述第三垂直層可選地包括:少于80%的多晶硅的量。在實例21中，實例I至20中任意一個或多個實例的所述第三垂直層可選地包括:少于20%的多晶硅的量。在實例22中，實例I至21中任意一個或多個實例的所述第一垂直層和第二垂直層可選地包括:熱氧化物。在實例23中，實例I至22中任意一個或多個實例的所述第一垂直層和第二垂直層的每一層可選地包括:熱氧化物和第二材料，所述第二材料的介電常數小于所述熱氧化物的介電常數。上述詳細說明書參照了附圖，附圖也是所述詳細說明書的一部分。附圖以圖解的方式顯示了可應用本發(fā)明的具體實施例。這些實施例在本發(fā)明中被稱作“示例”。本發(fā)明所涉及的所有出版物、專利及專利文件全部作為本發(fā)明的參考內容，盡管它們是分別加以參考的。如果本發(fā)明與參考文件之間存在用途差異，則將參考文件的用途視作本發(fā)明的用途的補充，若兩者之間存在不可調和的差異，則以本發(fā)明的用途為準。在本發(fā)明中，與專利文件通常使用的一樣，術語“一”或“某一”表示包括一個或多個，但其他情況或在使用“至少一個”或“一個或多個”時應除外。在本發(fā)明中，除非另外指明，否則使用術語“或”指無排他性的或者，使得“A或B”包括:“A但不是B”、“B但不是A”以及“A和B”。在所附權利要求中，術語“包含”和“在其中”等同于各個術語“包括”和“其中”的通俗英語。同樣，在下面的權利要求中，術語“包含”和“包括”是開放性的，即，系統(tǒng)、裝置、物品或步驟包括除了權利要求中這種術語之后所列出的那些元件以外的部件的，依然視為落在該條權利要求的范圍之內。而且，在下面的權利要求中，術語“第一”、“第二”和“第三”等僅僅用作標簽，并非對對象有數量要求。上述說明的作用在于解說而非限制。在其它示例中，上述示例(或示例的一個或多個方面)可結合使用。可以在理解上述說明書的基礎上，利用現有技術的某種常規(guī)技術來執(zhí)行其他實施例。遵照37C.F.R.§ 1.72(b)的規(guī)定提供摘要，允許讀者快速確定本技術公開的性質。提交本摘要時要理解的是該摘要不用于解釋或限制權利要求的范圍或意義。同樣，在上面的具體實施方式
中，各種特征可歸類成將本公開合理化。這不應理解成未要求的公開特征對任何權利要求必不可少。相反，本發(fā)明的主題可在于的特征少于特定公開的實施例的所有特征。因此,下面的權利要求據此并入具體實施方式
中，每個權利要求均作為一個單獨的實施例。應參看所附的權利要求，以及這些權利要求所享有的等同物的所有范圍，來確定本發(fā) 明的范圍。
權利要求
1.一種通孔層，用于MEMS器件，所述通孔層包括: 襯底，具有在水平方向上被所述襯底的一部分分隔開的一對溝槽，其中，該對溝槽中的每個溝槽包括包含電介質的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含多晶硅的第三垂直層分隔開。
2.根據權利要求1所述的通孔層，其中，所述第三垂直層中少于約80%的量包括多晶硅。
3.根據權利要求1所述的通孔層，其中，所述第三垂直層中少于約20%的量包括多晶硅。
4.根據權利要求1所述的通孔層，其中，所述第一垂直層和第二垂直層包括熱氧化物。
5.根據權利要求1所述的通孔層，其中，所述第一垂直介電層和第二垂直介電層中的每一層包括熱氧化物和第三材料，所述第三材料的介電常數小于所述熱氧化物的介電常數。
6.—種傳感器,包括: 覆蓋層； 器件層，連接到所述覆蓋層，所述器件層包括檢測質量塊；以及 通孔層，連接到所述器件層，其中，所述器件層包括: 硅襯底，具有在水平方向上被所述硅襯底的一部分分隔開的一對溝槽， 其中，該對溝槽中的每個溝槽包括包含電介質的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含多晶硅的第三垂直層分隔開。
7.根據權利要求6所述的傳感器，其中，所述第三垂直層中少于約80%的量包括多晶硅。
8.根據權利要求6所述的傳感器，其中，所述第三垂直層中少于約20%的量包括多晶硅。
9.根據權利要求6所述的傳感器，所述第一垂直層和第二垂直層包括熱氧化物。
10.根據權利要求6所述的傳感器，其中，所述第一垂直介電層和第二垂直介電層中的每一層包括熱氧化物和第二材料，所述第二材料的介電常數小于所述熱氧化物的介電常數。
全文摘要
本文涉及用于微機電系統(tǒng)(MEMS)傳感器的器件層的裝置和方法，所述MEMS傳感器具有通孔，所述通孔具有減小的并聯電容。在一個實例中，器件層可包括襯底，該襯底具有在水平方向上被所述襯底的一部分分隔開的一對溝槽，其中，該對溝槽中的每個溝槽包括包含電介質的第一垂直層和第二垂直層，所述第一垂直層和第二垂直層被包含多晶硅的第三垂直層分隔開。
文檔編號B81C1/00GK103209922SQ201180053926
公開日2013年7月17日 申請日期2011年9月20日 優(yōu)先權日2010年9月20日
發(fā)明者J·布雷澤克, 約翰·加德納·布盧姆斯伯, C·阿卡 申請人:快捷半導體公司