專利名稱：一種通用陣列信號處理板的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種通用陣列信號處理板，屬于信號處理領(lǐng)域。
背景技術(shù)：
隨著信號處理系統(tǒng)對計(jì)算量和數(shù)據(jù)傳輸能力越來越高的要求，多DSP并行信號處理平臺應(yīng)運(yùn)而生。為了便于各個(gè)DSP間的通信和任務(wù)劃分，目前多DSP處理平臺以共享/復(fù)用總線的緊耦合結(jié)構(gòu)為主流設(shè)計(jì)。共享/復(fù)用的總線不僅要完成DSP間的通信，還要完成 DSP與A/D、D/A、串口、USB器件、網(wǎng)口等之間的通信，容易引起數(shù)據(jù)處理之間的總線競爭。

實(shí)用新型內(nèi)容為了克服現(xiàn)有技術(shù)的不足，本實(shí)用新型提供一種通用陣列信號處理板，能夠克服上述的技術(shù)問題。該一種通用陣列信號處理板，包括DSP信號處理模塊、協(xié)處理模塊、內(nèi)存及閃存模塊、電源及時(shí)鐘模塊和cPCI接口模塊；其中DSP信號處理模塊由8片信號處理芯片組成，協(xié)處理模塊由 4 片 FPGA 及 1 片 CPLD 構(gòu)成，F(xiàn)PGA 包括 FPGA1、FPGA2、FPGA3 和 FPGA4，F(xiàn)PGA2、 FPGA4各提供12對LVDS信號連接到cPCI總線用戶自定義引腳，其中6對為LVDS輸入，6 對為LVDS輸出；其中每片F(xiàn)PGA與2片DSP互連，通過內(nèi)建的雙口 RAM實(shí)現(xiàn)cPCI總線與DSP 的數(shù)據(jù)交換和指令控制，1片CPLD用于完成內(nèi)存空間的地址分配；內(nèi)存及閃存模塊由SDRAM 和FLASH存儲器構(gòu)成，其中每個(gè)DSP的64位總線無縫連接4片32MX 16位SDRAM，F(xiàn)LASH存儲器連接DSP根節(jié)點(diǎn)，F(xiàn)LASH存儲器用于完成DSP根節(jié)點(diǎn)的程序加載；電源及時(shí)鐘模塊用于對信號處理板供電并提供板上各芯片的工作時(shí)鐘；cPCI接口模塊由cPCI總線和PCI橋芯片構(gòu)成，其中cPCI總線用于數(shù)據(jù)信息、地址信息和控制信息的高速傳輸，PCI橋芯片用于提供非PCI設(shè)備與PCI總線之間的數(shù)據(jù)通道。各個(gè)DSP之間采用高速鏈路口方式實(shí)現(xiàn)點(diǎn)對點(diǎn)的通信。該信號處理板還包括一條硬件同步定時(shí)總線，用于控制機(jī)箱內(nèi)所有cPCI總線通用處理板和PMC板的定時(shí)和同步。該信號處理板還包括一種集成調(diào)試環(huán)境Lion debugger,使用主機(jī)通過cPCI總線對該信號處理板上的多片TS201S處理器進(jìn)行同步程序加載和調(diào)試。集成調(diào)試環(huán)境Lion debugger提供實(shí)時(shí)內(nèi)存數(shù)據(jù)觀察及修改、動態(tài)波形顯示、本機(jī)調(diào)試和網(wǎng)絡(luò)遠(yuǎn)程調(diào)試。本實(shí)用新型的有益效果該信號處理板采用松耦合結(jié)構(gòu)，各個(gè)DSP之間采用高速鏈路口方式實(shí)現(xiàn)點(diǎn)對點(diǎn)的通信，通過FPGA的控制將需要處理的數(shù)據(jù)按照鏈路口的專用數(shù)據(jù)傳輸協(xié)議形成數(shù)據(jù)流，通過鏈路口送到片內(nèi)存儲器，從而避免了共享總線，大大減小了總線的數(shù)據(jù)傳輸量，有效緩解了總線競爭。此外，鏈路口傳輸以DMA方式進(jìn)行，數(shù)據(jù)流的傳輸不會占用DSP內(nèi)核的運(yùn)算時(shí)間，可以大大提高系統(tǒng)性能。此外，主機(jī)調(diào)試方式避免了采用傳統(tǒng)JTAG調(diào)試方式可能出現(xiàn)的問題，可以實(shí)現(xiàn)多片TS201S處理器的同步程序加載、調(diào)試和實(shí)時(shí)內(nèi)存查看等功能，其多片DSP調(diào)試效率是傳統(tǒng)JTAG調(diào)試效率的幾十倍。

圖1為本實(shí)用新型的通用陣列信號處理板結(jié)構(gòu)示意圖。
具體實(shí)施方式

以下結(jié)合附圖及實(shí)施例對本實(shí)用新型的實(shí)施方式做進(jìn)一步詳細(xì)說明。本實(shí)用新型在一個(gè)標(biāo)準(zhǔn)的6U cPCI板卡上集成了 8個(gè)600MHz的高性能浮點(diǎn)DSP 處理器，整板可提供28. 8GFL0PS峰值計(jì)算能力，適用于雷達(dá)、聲納、電子對抗等需要實(shí)時(shí)信號處理、高速數(shù)據(jù)采集處理的應(yīng)用領(lǐng)域。系統(tǒng)總線采用66MHz 64bit cPCI總線，8個(gè)TS201S處理器不共享總線，采用分布內(nèi)存體系結(jié)構(gòu)。每個(gè)TS201S的64位總線無縫連接4片32M X 16位SDRAM，4片SDRAM配置成32MX 64位，共256MB，整板SDRAM容量達(dá)256MBX 8 = 2048MB。cPCI主機(jī)和DSP均可訪問 SDRAM。DSP訪問SDRAM的峰值速率為800MB/S，PCI訪問SDRAM的速度峰值速率為MOMB/ S。8個(gè)TS201S處理器提供強(qiáng)大的I/O接口，其64位總線直接連到對應(yīng)的FPGA。FPGA 采用Altera的Stratix系列EP2S30，300萬門，64個(gè)乘法器，16個(gè)DSP塊，6個(gè)數(shù)字鎖相環(huán)， 672個(gè)I/O引腳，每片F(xiàn)PGA提供高達(dá)1. 36Mb在片存儲能力。每片DSP上的FPGA通過總線方式與PLX公司的高性能PCI橋芯片相連。主機(jī)通過cPCI總線可實(shí)現(xiàn)對8片DSP的程序加載與通訊，理論峰值速率可達(dá)M0MB/S。DSP和FPGA之間的讀寫采用64位總線，既可采用I/O寄存器方式，也可采用雙口 SRAM方式。I/O方式主要用于寄存器設(shè)定和狀態(tài)讀取，雙口 RAM主要用于與cPCI總線和 LVDS的高速通訊。FPGA2、FPGA4各提供12對LVDS信號連接到cPCI總線用戶自定義引腳，其中6對為LVDS輸入，6對為LVDS輸出。上述LVDS既可用于I/O的輸入和輸出，也可用于多塊通用陣列信號處理板的板間互連。LVDS的時(shí)鐘速率可達(dá)600MHz，板上的LVDS可提供1. 2GB/ S的板間通信能力。主機(jī)可以通過cPCI總線訪問板上的所有資源，系統(tǒng)可在主控計(jì)算機(jī)的控制下完成在線或者離線自檢功能。電路板具有良好的抗震及散熱能力，電路板加裝傳導(dǎo)冷卻散熱板，可提供工業(yè)和軍用級的產(chǎn)品，且相應(yīng)軟件均相互兼容。物理指標(biāo)尺寸233X 160 X 16 (mm)，標(biāo)準(zhǔn) 6U cPCI 板卡重量<IKg 工作溫度C級別0°C 70°C ；I級別-40V 80°C ；功耗35W，7A@5V；散熱風(fēng)冷散熱，可提供傳導(dǎo)散熱；8片ADSP-TS201S處理器各具有4個(gè)高速串行鏈路口，可通過鏈路互連形成靈活的拓?fù)浣Y(jié)構(gòu)，用于DSP間點(diǎn)對點(diǎn)的高速數(shù)據(jù)傳輸。鏈路數(shù)據(jù)傳輸方式易于構(gòu)成流水處理結(jié)構(gòu)，適用于雷達(dá)信號處理等實(shí)時(shí)信號處理系統(tǒng)。板上相鄰DSP間鏈路口的傳輸速率可以達(dá)到600MB/S，間隔DSP間鏈路口的傳輸速率可以達(dá)到400MB/S。該通用處理板可以通過cPCI的背板實(shí)現(xiàn)板間鏈路互聯(lián)，從而構(gòu)成無限擴(kuò)展的并行處理系統(tǒng)。本實(shí)用新型還包括一種集成調(diào)試環(huán)境Lion debugger,使用主機(jī)通過cPCI總線對該信號處理板上的多片TS201S處理器進(jìn)行同步程序加載和調(diào)試，從而實(shí)現(xiàn)脫離JTAG仿真系統(tǒng)的在線調(diào)試。Lion debugger主要功能包括板卡復(fù)位和程序加載、動態(tài)內(nèi)存數(shù)據(jù)觀察、動態(tài)波形數(shù)據(jù)顯示、動態(tài)二維/三維圖形顯示、動態(tài)內(nèi)存數(shù)據(jù)修改、數(shù)據(jù)導(dǎo)出和存儲、自定義工具、支持本機(jī)調(diào)試和網(wǎng)絡(luò)遠(yuǎn)程調(diào)試。
權(quán)利要求1.一種通用陣列信號處理板，包括DSP信號處理模塊、協(xié)處理模塊、內(nèi)存及閃存模塊、 電源及時(shí)鐘模塊和cPCI接口模塊；其特征在于其中DSP信號處理模塊由8片信號處理芯片組成，協(xié)處理模塊由4片F(xiàn)PGA及1片CPLD構(gòu)成，其中每片F(xiàn)PGA與2片DSP互連，通過內(nèi)建的雙口 RAM實(shí)現(xiàn)cPCI總線與DSP的數(shù)據(jù)交換和指令控制，1片CPLD用于完成內(nèi)存空間的地址分配；內(nèi)存及閃存模塊由SDRAM和FLASH存儲器構(gòu)成，其中每個(gè)DSP的64位總線無縫連接4片32MX 16位SDRAM ；電源及時(shí)鐘模塊用于對信號處理板供電并提供板上各芯片的工作時(shí)鐘；cPCI接口模塊由cPCI總線和PCI橋芯片構(gòu)成，其中cPCI總線用于數(shù)據(jù)信息、地址信息和控制信息的高速傳輸，PCI橋芯片用于提供非PCI設(shè)備與PCI總線之間的數(shù)據(jù)通道。
2.如權(quán)利要求1所述的一種通用陣列信號處理板，其特征在于該信號處理板還包括一條硬件同步定時(shí)總線，用于控制機(jī)箱內(nèi)所有cPCI總線通用處理板和PMC板的定時(shí)和同止少ο
3.如權(quán)利要求1所述的一種通用陣列信號處理板，其特征在于FPGA包括FPGA1、 FPGA2、FPGA3和FPGA4，F(xiàn)PGA2、FPGA4各提供12對LVDS信號連接到cPCI總線用戶自定義引腳，其中6對為LVDS輸入，6對為LVDS輸出。
專利摘要本實(shí)用新型為一種通用陣列信號處理板，屬于信號處理領(lǐng)域。包括DSP信號處理模塊、協(xié)處理模塊、內(nèi)存及閃存模塊、電源及時(shí)鐘模塊和cPCI接口模塊；其中DSP信號處理模塊由8片信號處理芯片組成，協(xié)處理模塊由4片F(xiàn)PGA及1片CPLD構(gòu)成，內(nèi)存及閃存模塊由SDRAM和FLASH存儲器構(gòu)成，電源及時(shí)鐘模塊用于對信號處理板供電并提供板上各芯片的工作時(shí)鐘；cPCI接口模塊由cPCI總線和PCI橋芯片構(gòu)成，其中cPCI總線用于數(shù)據(jù)信息、地址信息和控制信息的高速傳輸，PCI橋芯片用于提供非PCI設(shè)備與PCI總線之間的數(shù)據(jù)通道。該信號處理板避免了共享總線，大大減小了總線的數(shù)據(jù)傳輸量，有效緩解了總線競爭。
文檔編號G06F13/20GK201965605SQ20102069050
公開日2011年9月7日 申請日期2010年12月21日 優(yōu)先權(quán)日2010年12月21日
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