專利名稱：半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及具有掃描通路的半導(dǎo)體集成電路。
背景技術(shù)：
過去，如圖8所示，在安裝有多個相同的邏輯電路3a，3b，3c，3d的半導(dǎo)體集成電路30中，考慮到要給上述邏輯電路3a，3b，3c，3d做測試時，就要設(shè)置測試通路(掃描通路)35，圖解信息處理器是由這種測試通路使上述邏輯電路3a，3b，3c，3d的自鎖電路(未圖示)珠串連接而構(gòu)成。測試時首先使測試圖案串行化。然后，從半導(dǎo)體集成電路30的測試輸入端子31輸入這種測試圖案，自鎖電路設(shè)定值以后，脈沖進(jìn)1，改變自鎖電路的值。然后從半導(dǎo)體集成電路30的測試輸出端子37輸出其后的自鎖電路的值，與期待值比較。當(dāng)與期待值不同時即檢測出半導(dǎo)體集成電路30的不良。根據(jù)這樣，用很少的測試用端子31，37可以測試，輸入圖與期待值可自動生成。
但是，隨著作為測試對象的邏輯電路的電路規(guī)模的增大，全部自鎖電路用一條測試通路連接，測試不僅需要時間且隨著測試圖案和期待值的規(guī)模增大，就會壓迫測試裝置中收藏測試圖案的存儲器的容量。所以，如圖9所示的半導(dǎo)體集成電路40考慮了設(shè)置通過邏輯電路3a，3b，3c，3d的從測試輸入端子41到測試輸出端子47的測試通路45a，45b分別分開到邏輯電路3a，3b，3c，3d的同時選擇各邏輯電路的測試輸出從測試輸出端子47輸出的選擇器44的結(jié)構(gòu)。這種半導(dǎo)體集成電路40在測試時，根據(jù)到選擇器44的選擇信號來切換測試哪一條通路，然后輸入測試圖案。
圖9所示的半導(dǎo)體集成電路40中，因?yàn)橹灰o每個測試通路(即每個邏輯電路)準(zhǔn)備測試圖案和期待值就行，所以減小了測試圖案的規(guī)模，也可以減少收藏測試圖案的存儲器的必要容量。
但是，圖9所示的半導(dǎo)體集成電路中，所有電路必須依次進(jìn)行測試，因此不能減少測試所需的時間。

發(fā)明內(nèi)容
本發(fā)明的半導(dǎo)體集成電路，包括作為測試對象的相同結(jié)構(gòu)的多個測試對象電路，設(shè)置在每個測試對象電路上的測試通路，以及通過對應(yīng)的測試通路接受各個測試對象電路的測試輸出，比較上述多個測試對象電路的測試輸出是否一致的比較器。


圖1表示根據(jù)本發(fā)明第1實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖2表示根據(jù)本發(fā)明第2實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖3表示根據(jù)本發(fā)的第3實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖4表示根據(jù)本發(fā)明第4實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖5表示與第4實(shí)施形態(tài)相關(guān)的半導(dǎo)體集成電路的比較器結(jié)構(gòu)的電路圖。
圖6表示根據(jù)本發(fā)明第5實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖7表示根據(jù)本發(fā)明第6實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)方塊圖。
圖8表示以往的半導(dǎo)體集成電路結(jié)構(gòu)方塊圖。
圖9表示以往的半導(dǎo)體集成電路的其他結(jié)構(gòu)方塊圖。
具體實(shí)施形態(tài)以下參照附圖具體說明關(guān)于本發(fā)明的實(shí)施形態(tài)。
(第1實(shí)施形態(tài))圖1表示根據(jù)本發(fā)明第1實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1包括測試輸入端子2，作為測試對象的結(jié)構(gòu)相同的如邏輯電路3a，3b，3c，3d，比較器5，測試輸出端子7和測試通路4a，4b。測試輸入端子2輸入的測試圖案通過測試通路4a送到各邏輯電路3a，3b，3c，3d。然后通過測試通路4b將各邏輯電路3a，3b，3c，3d的測試輸出送到比較器5。所以測試通路是被每個邏輯電路3a，3b，3c，3d分割的結(jié)構(gòu)。
比較器5是根據(jù)比較模式輸入選擇邏輯電路3a，3b，3c，3d的測試通路4b輸入的測試輸出的比較結(jié)果或直接輸出哪一個的測試通路4b。比較器5的輸出通過半導(dǎo)體集成電路1的測試輸出端子7輸出到外部。
接著，說明根據(jù)本實(shí)施形態(tài)的半導(dǎo)體集成電路1的測試時的動作。首先使輸入到比較器5的比較模式置于“選擇哪一個的測試通路即輸出被選擇的測試通路的輸出”的狀態(tài)。然后進(jìn)行如圖9所示的與以往的半導(dǎo)體集成電路相同的測試。即在外部比較輸出端子輸出的測試輸出與輸出期待值。這樣測試被選擇的一個測試通路(邏輯電路)。根據(jù)這種測試，可判定上述被選擇的一個測試通路(邏輯電路)是否正常。在這里被判定為缺陷的，半導(dǎo)體集成電路也就被判定為不良品。被判定為正常時要進(jìn)行以下的測試。
使上述比較模式處于“比較結(jié)果輸出”的狀態(tài)，輸入測試圖案。因?yàn)楦鳒y試通路4a，4b被分到各邏輯電路3a，3b，3c，3d上，當(dāng)各邏輯電路3a，3b，3c，3d正常的話，對于半導(dǎo)體集成電路1的測試輸入端子2輸入的測試圖案，各邏輯電路3a，3b，3c，3d的測試通路輸出完全相同。所以把各邏輯電路3a，3b，3c，3d的測試通路輸出送入比較器，檢測出是否相同，就不必將所有測試通路與期待值比較。
這樣，有多個相同結(jié)構(gòu)的電路(例如邏輯電路)時，與測試兩個電路(例如邏輯電路)相同的時間可測試所有的電路(例如邏輯電路)。而且，作比較模式的時候不必準(zhǔn)備期待值的輸出，可節(jié)約收藏測試圖案的存儲器的容量。
(第2實(shí)施形態(tài))圖2表示根據(jù)本發(fā)明第2實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1A，具有將圖1所示第1實(shí)施形態(tài)的半導(dǎo)體集成電路1中的比較器5置換成比較器5A的結(jié)構(gòu)。比較器5A的結(jié)構(gòu)是同時比較輸入的輸出期待值和各邏輯電路3a，3b，3c，3d的測試輸出是否一致并輸出其結(jié)果。各邏輯電路3a，3b，3c，3d的測試輸出時，對于比較器5A可同時根據(jù)輸入的測試圖案一次進(jìn)行全部的邏輯電路3a，3b，3c，3d的試驗(yàn)。這樣，相對第1實(shí)施形態(tài)，可進(jìn)一步減少測試時間。而且，節(jié)約收藏測試圖案的存儲器的容量也是不言而喻的。
(第3實(shí)施形態(tài))圖3表示根據(jù)本發(fā)明第3實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1B，具有將圖1所示第1實(shí)施形態(tài)的半導(dǎo)體集成電路1中的比較器5置換成比較器5B的同時，新設(shè)置有比較輸出端子9的結(jié)構(gòu)。這種比較器具有，將預(yù)先選擇的一個邏輯電路(圖3中是邏輯電路3a)的測試通路的輸出直接由測試輸出端子7輸出的同時，比較各邏輯電路3a，3b，3c，3d的測試輸出，將這種比較結(jié)果通過比較輸出端子9輸出到外部的結(jié)構(gòu)。
這種實(shí)施形態(tài)的半導(dǎo)體集成電路1B，在外部的測試裝置可以進(jìn)行對測試通路的輸出與期待值的比較并監(jiān)視比較輸出。這樣，在第1實(shí)施形態(tài)中要進(jìn)行的兩次測試可減為一次，可進(jìn)一步減少測試時間。而且，節(jié)約收藏測試圖案的存儲器的容量也是不言而喻的。
(第4實(shí)施形態(tài))圖4表示根據(jù)本發(fā)明第4實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1C，具有將圖1所示第1實(shí)施形態(tài)的半導(dǎo)體集成電路1中的比較器5置換成比較器5C的同時，新設(shè)置有存儲電路6且在邏輯電路3a，3b，3c，3d上分別設(shè)有切換電路8a，8b，8c，8d的結(jié)構(gòu)。比較器5C與第2實(shí)施形態(tài)的比較器5A相同，比較輸出期待值和邏輯電路3a，3b，3c，3d的測試輸出是否全部一致并由輸出端子7輸出其比較結(jié)果到外部。進(jìn)而比較器5C讓存儲電路6存儲上述比較結(jié)果。圖5表示這種比較器5C的一個具體例子的結(jié)構(gòu)圖。如圖5所示，這種具體例子的比較器5C，具有異或門21a，21b，21c，21d，或門23。異或門21i(I＝a，b，c，d)決定輸出期待值與邏輯電路3i的測試輸出是否不一致。這種異或門21a，21b，21c，21d的輸出送到或門23的同時送到存儲電路6。而且，或門23的輸出要送到測試輸出端子7。
第1到第3實(shí)施形態(tài)中，比較的結(jié)果只能檢測出是否全部一致，只要有一個故障，芯片整個就會被判定為不良。
為了解決這種問題，本實(shí)施形態(tài)設(shè)置了存儲電路6和切換電路8a，8b，8c，8d。存儲電路6是不易消存儲器，進(jìn)行測試的時候可監(jiān)視比較器5A送來的信號，存儲各邏輯電路3a，3b，3c，3d每個是否發(fā)生不一致(即故障的有無)。而且，在測試結(jié)束后將存儲電路6存儲的內(nèi)容輸出到設(shè)在邏輯電路3a，3b，3c，3d上的切換電路8a，8b，8c，8d。切換電路8a，8b，8c，8d收到存儲電路6輸出的故障有無的情報，使對應(yīng)的邏輯電路發(fā)生故障時對應(yīng)的邏輯電路無效化。無效化的方法是停止供給脈沖到對應(yīng)的邏輯電路，使其不動作。
第1到第3實(shí)施形態(tài)中只要有故障，芯片整個就會被判定為不良，而本實(shí)施形態(tài)是可以僅使含故障部位的邏輯電路不能使用的半導(dǎo)體集成電路。所以本實(shí)施形態(tài)的半導(dǎo)體集成電路1C，作為測試對象的電路(例如邏輯電路)不是單一，可用其他電路代替使之有效。
這種實(shí)施形態(tài)的半導(dǎo)體集成電路也與第1實(shí)施形態(tài)相同，減少測試時間的同時節(jié)約收藏測試圖案的存儲器容量。
(第5實(shí)施形態(tài))圖6表示根據(jù)本發(fā)明第5實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1D，由在圖4所示的第4實(shí)施形態(tài)的半導(dǎo)體集成電路1C中冗余地設(shè)置作為測試對象的邏輯電路3r而構(gòu)成。冗余設(shè)置的邏輯電路3r在邏輯電路3a，3b，3c，3d無故障時動作無效。與圖4所示的第4實(shí)施形態(tài)相同的測試的結(jié)果，當(dāng)邏輯電路3a，3b，3c，3d中的一個如邏輯電路3a故障時，存儲電路6使檢測出故障的邏輯電路3a無效，另一方面使冗余設(shè)置的邏輯電路3r有效地存儲。測試結(jié)束后實(shí)際動作時，使冗余設(shè)置的邏輯電路3r有效，代替發(fā)生故障的邏輯電路3a動作。
在圖4所示的第4實(shí)施形態(tài)中，作為測試對象的電路發(fā)生故障時，會使半導(dǎo)體集成電路的性能低下，在圖6所示的第5實(shí)施形態(tài)中，因?yàn)樽屓哂嗟倪壿嬰娐?r代替，所以有一個邏輯電路故障時半導(dǎo)體集成電路不會性能低下。
而且，這種實(shí)施形態(tài)也在減少測試時間的同時節(jié)約收藏測試圖案的存儲器容量。
(第6實(shí)施形態(tài))圖7表示根據(jù)本發(fā)明第6實(shí)施形態(tài)的半導(dǎo)體集成電路結(jié)構(gòu)。這種實(shí)施形態(tài)的半導(dǎo)體集成電路1E，具有在圖1所示的第1實(shí)施形態(tài)的半導(dǎo)體集成電路中，在作為測試對象的邏輯電路3a，3b，3c，3d上追加了當(dāng)這些邏輯電路間有接續(xù)信號線時，使測試動作中測試對象間的信號邏輯切斷的切斷電路10的結(jié)構(gòu)。
作為測試對象的邏輯電路3a，3b，3c，3d間有信號線且這些信號線的連接在上述邏輯電路間為不同時，根據(jù)輸入的測試圖案，會有作為測試對象的各邏輯電路動作迥異的情況。例如在圖7中，邏輯電路3a和邏輯電路3b間，邏輯電路3c和邏輯電路3d間是相同連接，邏輯電路3b和邏輯電路3c間連接不同時，輸入同樣的測試圖案到各邏輯電路時，雖然作為測試對象的邏輯電路沒有故障，但因?yàn)檩敵鼋Y(jié)果不同，所以不能象第1實(shí)施形態(tài)一樣做單純的比較。
所以，如圖7所示，設(shè)置邏輯切斷作為測試對象的各邏輯電路間的連接的切斷電路10，使測試動作中作為測試對象的邏輯電路3a，3b，3c，3d間邏輯獨(dú)立，對于相同的測試圖案的輸入，如果沒有故障則得到相同輸出，可以比較。而且，在第2至第5實(shí)施形態(tài)的半導(dǎo)體集成電路的結(jié)構(gòu)中，也可以與本實(shí)施形態(tài)同樣地插入切斷電路8。
而且，上述第1至第6的實(shí)施形態(tài)說明了作為測試對象的電路為邏輯電路的情況，本發(fā)明也可適用于測試對象電路不限于邏輯電路的其他電路的情況。
如前所述，根據(jù)本發(fā)明，比以往可以縮短測試所需時間。
權(quán)利要求
1.一種半導(dǎo)體集成電路，其特征在于，包括作為測試對象的相互結(jié)構(gòu)相同的多個測試對象電路，設(shè)置在各測試對象電路上的測試通路，通過對應(yīng)的測試通路接受各測試對象電路的測試輸出，并比較所述多個測試對象電路的測試輸出是否一致的比較器。
2.如權(quán)利要求1中記載的半導(dǎo)體集成電路，其特征在于，所述比較器具有根據(jù)模式信號、選擇所述多個測試對象電路內(nèi)的一個測試對象電路，原樣輸出對應(yīng)該選擇的測試對象電路的測試通路的輸出的功能。
3.如權(quán)利要求1中記載的半導(dǎo)體集成電路，其特征在于，所述比較器比較所述多個測試對象電路的測試輸出與期待值是否一致。
4.如權(quán)利要求1中記載的半導(dǎo)體集成電路，其特征在于，所述比較器將所述多個測試對象電路所定的一個測試對象電路的測試輸出原樣輸出到與將所述比較結(jié)果輸出到外部的端子不同的端子。
5.如權(quán)利要求3中記載的半導(dǎo)體集成電路，其特征在于，包括存儲電路，存儲比較所述多個測試對象電路的測試輸出與期待值是否一致的所述比較器的比較結(jié)果，在每個測試對象電路上設(shè)置切換電路，根據(jù)所述存儲電路的輸出，判定所述多個測試對象電路中至少一個是否不良，在有不良的情況下，使測試結(jié)束后切換成所述不良的測試對象電路的動作無效。
6.如權(quán)利要求5中記載的半導(dǎo)體集成電路，其特征在于，包括與所述測試對象電路相同結(jié)構(gòu)的冗余電路，在測試動作中，用所述冗余電路代替判定為故障的測試對象電路。
7.如權(quán)利要求1中記載的半導(dǎo)體集成電路，其特征在于，包括切斷電路，在測試動作中邏輯切斷所述多個測試對象電路間的信號線的連接。
8.如權(quán)利要求2中記載的半導(dǎo)體集成電路，其特征在于，包括切斷電路，在測試動作中邏輯切斷所述多個測試對象電路間的信號線的連接。
9.如權(quán)利要求3中記載的半導(dǎo)體集成電路，其特征在于，包括切斷電路，在測試動作中邏輯切斷所述多個測試對象電路間的信號線的連接。
10.如權(quán)利要求4中記載的半導(dǎo)體集成電路，其特征在于，包括切斷電路，在測試動作中邏輯切斷所述多個測試對象電路間的信號線的連接。
全文摘要
本發(fā)明揭示一種半導(dǎo)體集成電路，包括作為測試對象的相互結(jié)構(gòu)相同的多個測試對象電路，設(shè)置在各測試對象電路上的測試通路，以及通過對應(yīng)的測試通路接受各測試對象電路的測試輸出，并比較所述多個測試對象電路的測試輸出是否一致的比較器。
文檔編號G01R31/28GK1411065SQ0214382
公開日2003年4月16日 申請日期2002年9月25日 優(yōu)先權(quán)日2001年9月25日
發(fā)明者龜井貴之, 浦川幸宏 申請人:株式會社東芝