專利名稱:一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置的制造方法
【專利摘要】本實用新型公開了一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，對于直接計數(shù)法產生的相位誤差具有16位的測量分辨率，可達到10ps以下的測量精度，明顯優(yōu)于傳統(tǒng)的測量方法，調試簡單，可實現(xiàn)全自動測量，無需人工操作，同時對環(huán)境溫度、元器件老化、電壓波動等影響因素不敏感，具有優(yōu)良的穩(wěn)定性，與使用鎖相環(huán)的方法相比，無需鎖相過程，可實現(xiàn)即時測量，響應速度快，結構清晰，實現(xiàn)方法簡單，方便與其他系統(tǒng)結合，可應用于精密儀器、傳感器網絡、網絡授時、精確守時等諸多領域，該裝置成本低，生產調試簡單，有利于實際應用，對芯片工作溫度和電壓穩(wěn)定度不敏感，能滿足更高的需求。
【專利說明】
-種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置
技術領域
[0001] 本實用新型屬于時頻測量領域，特別設及一種基于高穩(wěn)定度寬基準脈沖的精密頻 率測量裝置。
【背景技術】
[0002] 隨著科學和工程技術的不斷發(fā)展，許多設備對本地時鐘頻率的精確度提出了越來 越高的要求，需要對各種時鐘源如恒溫晶振、原子鐘等的振蕩頻率進行精確測量，W確定其 長期工作后產生的頻率偏移。進行頻率測量，需要外部提供的高精度頻率基準，衛(wèi)星授時系 統(tǒng)，如GPS、化0NASS、北斗等衛(wèi)星系統(tǒng)所提供的與地面授時中屯、同步的高穩(wěn)定度脈沖信號便 是一種易獲取的頻率基準，其具有極高的長期穩(wěn)定性，但每個脈沖含有隨機抖動，需要通過 算法進行消除。
[0003] 絕大多數(shù)現(xiàn)有的頻率測量技術都是在脈沖計數(shù)法的基礎上發(fā)展而來。
[0004] 記基準脈沖的頻率為fB，周期為Tb,
。記待測時鐘的頻率為fT，周期為Tt,
，為表述方便，下文均假設Tb> Tt，反之亦成立。
[0005] 傳統(tǒng)脈沖計數(shù)法W基準脈沖為計數(shù)閩口，在柯口巧后的時間窗內對待測脈沖進行 計數(shù)，記為n，則可認為待測時鐘的周期Tt '和頻率fT '為
[0006] 傳統(tǒng)脈沖計數(shù)法的缺點在于，在一個測量時間窗內，會產生一個±Tt范圍內的系 統(tǒng)誤差，W待測頻率Tt^IOOMHz計數(shù)時間窗Is為例，該測量方法的誤差將達到lOns/s，精度 無法滿足諸多現(xiàn)實應用的需求。
[0007] 為減小該項誤差，工程上提出了多種改進技術，如積分內插法、恒流積分法、時間 游標法、數(shù)字延遲線法等，積分內插法和恒流積分法理論上可W達到很高的測量分辨率，但 受到電容充放電非線性及老化因素的影響嚴重，且被測頻率的變化范圍有限；時間游標法 可W達到很高的測量分辨率及穩(wěn)定性，但其要求的多個同步啟動且具有恒定頻差的頻率源 難W實現(xiàn)，成本高，生產調試極復雜，不利于實際應用;數(shù)字延遲線法依賴于集成電路的制 造工藝，對忍片工作溫度和電壓穩(wěn)定度十分敏感，且其只能達到數(shù)百皮秒的測量分辨率，不 能滿足更高的需求。 【實用新型內容】
[000引針對現(xiàn)有技術的不足，本實用新型提供一種基于高穩(wěn)定度寬基準脈沖的精密頻率 測量裝置，該裝置，成本低，生產調試簡單，有利于實際應用，對忍片工作溫度和電壓穩(wěn)定 度不敏感，能滿足更高的需求。
[0009] 實現(xiàn)本實用新型目的的技術方案是：
[0010] -種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，包括時鐘整形單元、開關恒 流源單元、電容充電控制單元、自校準單元、ADC采樣單元、主處理器單元和FPGA控制單元；
[001 U FPGA控制單元與時鐘整開多單元、開關恒流源單元、主處理器單元相連接，
[0012] 時鐘整形單元與基準脈沖源、被測頻率源直接連接，
[0013] 電容充電控制單元與開關恒流源單元、自校準單元相連接，
[0014] 主處理器單元與ADC采樣單元、自校準單元相連接，自校準單元還與ADC采樣單元 相連接。
[0015] 時鐘整形單元:將基準頻率脈沖及被測頻率脈沖整形為邊沿睹峭的CMOS電平輸入 至FPGA中，該電路可由高速率比較器忍片實現(xiàn)；
[0016] 開關恒流源單元:該單元受FPGA控制，將待積分的電壓脈沖信號轉換為電流脈沖 信號，提供給電容充電控制單元，要求該可控恒流源具有高帶寬、高壓擺率及高輸出內阻的 特性，W滿足測量精度的需求；
[0017] 電容充電控制單元:該單元接受開關恒流源單元輸出的電流脈沖，對一顆電容進 行充電，將脈沖寬度轉換為電容電壓化并輸出給自校準單元，該單元輸入端應具有電流單 向導通的特性，輸出緩沖端應具有超高阻抗低容抗的特性，W保證電壓信號在短時間內不 會因漏電流而發(fā)生變化，在單次測量結束后，應在FPGA控制單元的控制下對電容進行放電 處理W待下次測量使用；
[0018] 所述積分電容應選用高質量的聚苯乙締電容；
[0019] 自校準單元:為避免積分電容受環(huán)境溫度、長期老化及電流源老化導致積分比例 發(fā)生變化，同時為提高該系統(tǒng)對測量頻率大范圍變化的需求，該自校準單元受主處理器的 控制，可利用單個被測頻率脈沖作為校準信號，對電容積分輸出電壓進行直流偏置調節(jié) 化ias和幅度調Aadj ,得到松準后電壓化ad j =Aadj化+Ubias ,使其細足測重需求并巧大程度地 消除元器件誤差產生的測量誤差；
[0020] ADC采樣單元:該單元受FPGA的控制，對電容積分后的電壓信號進行采樣并轉換為 數(shù)字信號提供給主處理器做進一步利用，為避免采樣時間過長導致積分電容緩慢放電產生 的誤差，該ADC采樣單元應使用高速SAR型ADC集成電路，ADC集成電路的轉換位數(shù)直接決定 了本實用新型系統(tǒng)的測量分辨率；
[0021] 主處理器單元:該單元通過對FPGA內狀態(tài)機的控制，達到對本實用新型系統(tǒng)測量 流程的控制，并通過讀取FPGA內計數(shù)器值和ADC轉換數(shù)據，對校正參數(shù)進行修正，對被測頻 率進行換算，然后通過卡爾曼濾波算法對測量數(shù)據進行濾波W消除參考頻率的隨機抖動；
[0022] FPGA控制單元:該單元受主處理器的控制，提供時序信號W協(xié)調控制其他各單元 的工作，并實現(xiàn)本實用新型系統(tǒng)所需的全部邏輯電路，如計數(shù)器電路、計數(shù)口限生成電路、 被測脈沖相位差產生電路；
[0023] 所述計數(shù)器電路用于在一個計數(shù)時間窗口內，對被測脈沖Pt進行粗計數(shù)并記錄， 供主處理器讀取使用；
[0024] 所述計數(shù)口限生成電路用于生成基準脈沖周期的正整數(shù)倍寬度的計數(shù)窗口信號 Pw,供計數(shù)器作為計數(shù)口限使用，并供給相位差產生電路W產生相位差信號；
[0025] 所述被測脈沖相位差產生電路用于產生在計數(shù)窗口的起始處被測脈沖與計數(shù)窗 口脈沖邊沿的時間差脈沖時，其寬度為Tpp,并將其輸出給開關恒流源電路，為保證開關恒流 源電路工作在線性度良好的區(qū)間內，該脈沖應額外包含一個被測頻率脈沖，WTpP = tT+l- tpp，TT《Tpp《2TT;
[00%]有益效果
[0027]本實用新型提供一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，對于直接計 數(shù)法產生的相位誤差具有16位的測量分辨率，可達到IOpsW下的測量精度，明顯優(yōu)于傳統(tǒng) 的測量方法，調試簡單，可實現(xiàn)全自動測量，無需人工操作，同時對環(huán)境溫度、元器件老化、 電壓波動等影響因素不敏感，具有優(yōu)良的穩(wěn)定性，與使用鎖相環(huán)的方法相比，無需鎖相過 程，可實現(xiàn)即時測量，響應速度快，結構清晰，實現(xiàn)方法簡單，方便與其他系統(tǒng)結合，可應用 于精密儀器、傳感器網絡、網絡授時、精確守時等諸多領域，該裝置成本低，生產調試簡單， 有利于實際應用，對忍片工作溫度和電壓穩(wěn)定度不敏感，能滿足更高的需求。
【附圖說明】

[002引圖1系統(tǒng)結構框圖 [00巧]圖2主處理器控制流程圖
[0030] 圖3校準子流程圖
【具體實施方式】
[0031] 下面結合附圖和實施例對本【實用新型內容】作進一步的闡述，但不是對本實用新型 的限定。
[0032] 如圖1所示：
[00削實施例
[0034] -種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，包括時鐘整形單元2、開關恒 流源單元5、電容充電控制單元6、自校準單元9、ADC采樣單元8、主處理器單元7和FPGA控制 單元4;
[0035] FPGA控制單元4與時鐘整形單元2、開關恒流源單元5、主處理器單元相連接，
[0036] 時鐘整形單元2與基準脈沖源1、被測頻率源3直接連接，
[0037] 電容充電控制單元6與開關恒流源單元5、自校準單元9相連接，
[003引主處理器單元7與ADC采樣單元8、自校準單元9相連接，自校準單元9還與ADC采樣 單元8相連接。
[0039] 時鐘整形單元2:將基準頻率脈沖及被測頻率脈沖整形為邊沿睹峭的CMOS電平輸 入至FPGA中，該電路可由高速率比較器忍片實現(xiàn)；
[0040] 開關恒流源單元5:該單元受FPGA控制單元4控制，將待積分的電壓脈沖信號轉換 為電流脈沖信號，提供給電容充電控制單元6,該可控恒流源具有帶寬、高壓擺率及高輸出 內阻的特性，W滿足測量精度的需求；
[0041 ]電容充電控制單元6:接受開關恒流源單元5輸出的電流脈沖，對一顆電容進行充 電，將脈沖寬度轉換為電容電壓化并輸出給自校準單元，該單元輸入端應具有電流單向導 通的特性，輸出緩沖端應具有超高阻抗低容抗的特性，W保證電壓信號在短時間內不會因 漏電流而發(fā)生變化，在單次測量結束后，應在FPGA控制單元4的控制下對電容進行放電處理 W待下次測量使用；
[0042] 所述積分電容應選用高質量的聚苯乙締電容；
[0043] 自校準單元9:為避免積分電容受環(huán)境溫度、長期老化及電流源老化導致積分比例 發(fā)生變化，同時為提高該系統(tǒng)對測量頻率大范圍變化的需求，該自校準單元受主處理器的 控制，可利用單個被測頻率脈沖作為校準信號，對電容積分輸出電壓進行直流偏置調節(jié) 化ias和幅度調Aadj ,得到松準后電壓化ad j =Aadj化+Ubias ,使其細足測重需求并巧大程度地 消除元器件誤差產生的測量誤差；
[0044] ADC采樣單元8:該單元受FPGA控制單元4的控制，對電容積分后的電壓信號進行采 樣并轉換為數(shù)字信號提供給主處理器做進一步利用，為避免采樣時間過長導致積分電容緩 慢放電產生的誤差，該ADC采樣單元應使用高速SAR型ADC集成電路，ADC集成電路的轉換位 數(shù)直接決定了本實用新型系統(tǒng)的測量分辨率；
[0045] 主處理器單元7:該單元通過對FPGA控制單元4內狀態(tài)機的控制，達到對本實用新 型系統(tǒng)測量流程的控制，并通過讀取FPGA控制單元4內計數(shù)器值和ADC轉換數(shù)據，對校正參 數(shù)進行修正，對被測頻率進行換算，然后通過卡爾曼濾波算法對測量數(shù)據進行濾波W消除 參考頻率的隨機抖動；
[0046] FPGA控制單元:該單元受主處理器的控制，提供時序信號W協(xié)調控制其他各單元 的工作，并實現(xiàn)本實用新型系統(tǒng)所需的全部邏輯電路，如計數(shù)器電路、計數(shù)口限生成電路、 被測脈沖相位差產生電路；
[0047] 所述計數(shù)器電路用于在一個計數(shù)時間窗口內，對被測脈沖Pt進行粗計數(shù)并記錄， 供主處理器讀取使用；
[0048] 所述計數(shù)口限生成電路用于生成基準脈沖周期的正整數(shù)倍寬度的計數(shù)窗口信號 Pw,供計數(shù)器作為計數(shù)口限使用，并供給相位差產生電路W產生相位差信號；
[0049] 所述被測脈沖相位差產生電路用于產生在計數(shù)窗口的起始處被測脈沖與計數(shù)窗 口脈沖邊沿的時間差脈沖時，其寬度為Tpp,并將其輸出給開關恒流源單元，為保證開關恒流 源單元工作在線性度良好的區(qū)間內，該脈沖應額外包含一個被測頻率脈沖，WTpP = tT+l- tpp，TT《Tpp《2TT;
[0050] 如圖2所示，所述控制流程，包括W下步驟：
[0化1] SlOl、系統(tǒng)進行初始化操作。
[0052] S102、判斷是否接收到測量請求，若未收到測量請求，則優(yōu)先處理系統(tǒng)其它任務， 當主處理器接到測量請求后，進入校準流程S3。
[0化3] S103、執(zhí)行校準子流程。
[0054] S104、向FPGA發(fā)出控制指令使其進入測量狀態(tài)，由FPGA控制系統(tǒng)其它部件完成一 次測量流程。
[0化日]Sl 05、主處理器讀取ADC轉換數(shù)據W及FPGA內計數(shù)器的計數(shù)值。
[0056] S106、通過換算將ADC轉換數(shù)據及FPGA內計數(shù)器值作為觀測值輸入卡爾曼濾波器 中；所述換算方法夫
，式中充為單次測量所得的頻率值，Tw為計數(shù)窗口的 時間寬度，n為計數(shù)窗口內對被測脈沖進行計數(shù)的結果，D為計數(shù)窗口起始時ADC所讀出的數(shù) 據，〇/為計數(shù)窗口結束時ADC所讀出的數(shù)據，N為ADC采樣位數(shù)。
[0057] S107、判斷是否采集到足夠的數(shù)據點，若數(shù)據不足，則重復執(zhí)行S3至S6步驟。
[005引S108、將卡爾曼濾波器的收斂值作為本次測量請求的測量結果進行保存，并退出 本次測量流程，等待下一次測量請求的到來。
[0059] 如圖3所示，所述校準流程，包括W下步驟
[0060] S201、對校準工作進行初始化。
[0061] S202、檢測被測脈沖源是否與上次校準是同一脈沖源，若被測源發(fā)生改變則直接 進入步驟S304，否則進入步驟S303。
[0062] S203、判斷本次校準請求是否超出了上次校準結果的有效周期，若未超出則退出 校準流程，若上次校準結果W過期，則跳轉S204。
[0063] S204、處理器向FPGA發(fā)出單周期校準指令，使FPGA生成單個被測脈沖寬度的校準 脈沖，將其作為積分脈沖提供給后續(xù)測量模塊。
[0064] S205、主處理器讀取ADC轉換數(shù)據，通過換算向DAC發(fā)出校準數(shù)據，使單脈沖輸入時 ADC轉換數(shù)據盡可能接近0值。
[0065] S206、主處理器向FPGA發(fā)出雙周期校準指令，使FPGA生成兩個被測脈沖寬度的校 準脈沖，將其作為積分脈沖提供給后續(xù)測量模塊。
[0066] S207、主處理器讀取ADC轉換數(shù)據，通過換算向衰減器發(fā)出校準數(shù)據，使雙脈沖輸 入時ADC轉換數(shù)據盡可能接近ADC的最大度數(shù)。
[0067] S208、檢驗校準結果是否已經收斂，若還未收斂，重復執(zhí)行步驟S203至S207。
[0068] S209、主處理器保存當前校準數(shù)據并將其鎖定，重置校準有效周期計時器，并退出 校準流程。
【主權項】
1. 一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，其特征在于，包括時鐘整形單 元、開關恒流源單元、電容充電控制單元、自校準單元、ADC采樣單元、主處理器單元和FPGA 控制單元； FPGA控制單元與時鐘整形單元、開關恒流源單元、主處理器單元相連接， 時鐘整形單元與基準脈沖源、被測頻率源直接連接， 電容充電控制單元與開關恒流源單元、自校準單元相連接， 主處理器單元與ADC采樣單元、自校準單元相連接，自校準單元還與ADC采樣單元相連 接。2. 根據權利要求1所述的一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，其特征 在于，開關恒流源單元:該單元受FPGA控制，將待積分的電壓脈沖信號轉換為電流脈沖信 號，提供給電容充電控制單元。3. 根據權利要求1所述的一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，其特征 在于，電容充電控制單元:該單元接受開關恒流源單元輸出的電流脈沖，對一顆電容進行充 電，將脈沖寬度轉換為電容電壓Uc并輸出給自校準單元，該單元輸入端應具有電流單向導 通的特性，輸出緩沖端應具有超高阻抗低容抗的特性，以保證電壓信號在短時間內不會因 漏電流而發(fā)生變化，在單次測量結束后，應在FPGA控制單元的控制下對電容進行放電處理 以待下次測量使用。4. 根據權利要求1所述的一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，其特征 在于，自校準單元:該自校準單元受主處理器的控制，可利用單個被測頻率脈沖作為校準信 號，對電容積分輸出電壓進行直流偏置調節(jié)U blas和幅度調節(jié)Aadj，得到校準后電壓UCadj = AadjUc+Ublas，使其滿足測量需求并最大程度地消除元器件誤差產生的測量誤差。5. 根據權利要求1所述的一種基于高穩(wěn)定度寬基準脈沖的精密頻率測量裝置，其特征 在于，ADC采樣單元:該單元受FPGA的控制，對電容積分后的電壓信號進行采樣并轉換為數(shù) 字信號提供給主處理器做進一步利用，為避免采樣時間過長導致積分電容緩慢放電產生的 誤差，該ADC采樣單元應使用高速SAR型ADC集成電路，ADC集成電路的轉換位數(shù)直接決定了 本裝置的測量分辨率。
【文檔編號】G01R23/02GK205720429SQ201620219224
【公開日】2016年11月23日
【申請日】2016年3月22日
【發(fā)明人】王國富, 欒岳震, 葉金才, 張法全, 王小紅, 張海如, 韋秦明, 龐成
【申請人】桂林電子科技大學