專利名稱：：電路模擬方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及預(yù)測(cè)MOSFET(金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)的測(cè)量尺寸(柵長(zhǎng)/柵寬)的內(nèi)部尺寸的MOSFET的電氣特性的技術(shù)。
背景技術(shù)：
：在MOS晶體管的電路設(shè)計(jì)模擬時(shí)，通常，準(zhǔn)備已規(guī)定了多個(gè)MOS晶體的溝道長(zhǎng)/寬尺寸的模型參數(shù)集，對(duì)于在電路設(shè)計(jì)中使用的各個(gè)晶體管的溝道長(zhǎng)/寬尺寸，選擇認(rèn)為是最佳的模型參數(shù)集。然后，用該選擇的模型參數(shù)集進(jìn)行電路模擬(示例見專利文獻(xiàn)1特開平10-65159號(hào)公報(bào))。另外，在電路模擬的表格模型(tablemodel)中也同樣測(cè)量有限個(gè)器件的電氣特性并生成測(cè)量值的表格，參照該表格來進(jìn)行計(jì)算。在上述的方法中，由于晶片上面積的限制和工序上的完工形狀等，不一定存在與設(shè)計(jì)時(shí)使用的尺寸相同的測(cè)量器件。以上述的專利文獻(xiàn)1為代表，以往通過將模型參數(shù)最優(yōu)化來特別指定較好的模型參數(shù)集。鑒于MOS晶體管的直流電氣特性依賴于溝道長(zhǎng)/寬尺寸而變化，為了進(jìn)行更正確的模擬，需要得到與實(shí)際器件的尺寸不同尺寸時(shí)的電氣特性。因此，在需要尺寸的實(shí)際器件不存在時(shí)，考慮用與電路模擬模型形狀相關(guān)聯(lián)的預(yù)測(cè)來進(jìn)行電氣特性模擬的方法。但是，由已使用的預(yù)測(cè)的方法產(chǎn)生的模擬精度，在很大程度上取決于與模型形狀相關(guān)聯(lián)的電氣特性的預(yù)測(cè)結(jié)果。由于抽取的參數(shù)的值即使在實(shí)測(cè)點(diǎn)滿足需要的精度，但在實(shí)測(cè)點(diǎn)以外的點(diǎn)往往模擬事實(shí)上不存在的特性。為了防止這種情況，有必要再增加構(gòu)成最優(yōu)化對(duì)象的實(shí)測(cè)尺寸，并增加電路模擬模型的參數(shù)抽取時(shí)的約束條件。另外，即使對(duì)于各個(gè)尺寸涉及采用實(shí)測(cè)值的電路模擬的表格模型，為了模擬實(shí)測(cè)尺寸以外的尺寸，如何從某個(gè)實(shí)測(cè)尺寸的表格數(shù)據(jù)提高預(yù)測(cè)精度也是問題。
發(fā)明內(nèi)容本發(fā)明的目的是根據(jù)MOSFET實(shí)測(cè)尺寸(柵長(zhǎng)/柵寬)，高精度地預(yù)測(cè)所期望尺寸的MOSFET的電氣特性。在模擬包含多個(gè)晶體管的電路的電氣特性的本發(fā)明的方法中，在按照多個(gè)尺寸排列多個(gè)晶體管的格子狀圖形上，存儲(chǔ)所述多個(gè)晶體管中的兩個(gè)以上的第一晶體管的電氣特性的測(cè)量數(shù)據(jù)。然后，在格子狀圖形中特別指定與所述第一晶體管不同的第二晶體管的位置，如果有鄰接于所述第二晶體管的位置的一個(gè)以上的第一晶體管的位置時(shí)，則使用該一個(gè)以上的位置的第一晶體管的測(cè)量數(shù)據(jù)，根據(jù)插補(bǔ)規(guī)則，插補(bǔ)并求出所述第二晶體管的電氣特性。再者，在格子狀圖形中，特別指定與所述第二晶體管不同的另一第二晶體管，如果在鄰接于所述別的第二晶體管的位置的一個(gè)以上的位置上，有一個(gè)以上的第一晶體管和/或已求出插補(bǔ)數(shù)據(jù)的第二晶體管的位置時(shí)，則使用該一個(gè)以上的位置的第一晶體管的測(cè)量數(shù)據(jù)和/或第二晶體管的插補(bǔ)數(shù)據(jù)，根據(jù)所述插補(bǔ)規(guī)則，插補(bǔ)并求出所述另一第二晶體管的電氣特性。在該方法中，例如，所述多個(gè)尺寸是所述晶體管的柵長(zhǎng)和柵寬，所述插補(bǔ)規(guī)則是根據(jù)所述晶體管的柵長(zhǎng)和柵寬的函數(shù)來規(guī)定的。另外，所述插補(bǔ)規(guī)則是對(duì)應(yīng)于所述晶體管的柵電壓，根據(jù)考慮了其閾值電壓的函數(shù)來規(guī)定的。圖1是表示由實(shí)施例1的模擬系統(tǒng)結(jié)構(gòu)的方框圖。圖2是表示計(jì)算機(jī)結(jié)構(gòu)的方框圖。圖3是表示模擬系統(tǒng)的處理流程的流程圖。圖4是具體地表示數(shù)據(jù)插補(bǔ)處理的第一階段的順序圖。圖5是表示為得到規(guī)定的無TEG尺寸的插補(bǔ)值需要的有TEG尺寸的示圖。圖6是說明根據(jù)3個(gè)方向的有TEG尺寸的測(cè)量值，得到相鄰的無TEG尺寸的插補(bǔ)值的情況的示圖。圖7是說明從所得到的頂點(diǎn)的值生成頂點(diǎn)間的插補(bǔ)值的方法的示圖。圖8是表示使用了表格模型的電路模擬例子的示圖。圖9是說明從多個(gè)測(cè)量點(diǎn)得到的柵尺寸L/W的函數(shù)g的示圖。具體實(shí)施例方式以下，參照本發(fā)明的實(shí)施方式。(實(shí)施例1)圖1是表示實(shí)施例1中的模擬系統(tǒng)10的結(jié)構(gòu)的方框圖。模擬系統(tǒng)10設(shè)有輸入文件2；電路模擬器4；驗(yàn)證系統(tǒng)6；輸出文件8。模擬系統(tǒng)10在模擬所設(shè)計(jì)的氧化膜半導(dǎo)體場(chǎng)效應(yīng)晶體管(MOSFET)電路的電氣特性時(shí)使用，主要利用計(jì)算機(jī)構(gòu)成。亦即，電路模擬器4和驗(yàn)證系統(tǒng)6用按后述的處理流程進(jìn)行處理的計(jì)算機(jī)的中央處理器(CPU)來實(shí)現(xiàn)。輸入文件2和驗(yàn)證系統(tǒng)6存儲(chǔ)在計(jì)算機(jī)的二次存儲(chǔ)裝置(硬盤驅(qū)動(dòng)器等)上。另外，輸入文件2和輸出文件8各以一個(gè)文件示出，但也不一定各以一個(gè)文件示出。輸入文件2是由驗(yàn)證系統(tǒng)6生成的讀入到電路模擬器4的文件的總稱，輸出文件8是由電路模擬器4生成的讀入到驗(yàn)證系統(tǒng)6的文件的總稱。以下，說明各構(gòu)成要素。電路模擬器4讀入輸入文件2，設(shè)定規(guī)定的條件并進(jìn)行模擬，并輸出結(jié)果作為輸出文件8。這時(shí)，電路模擬器4與驗(yàn)證系統(tǒng)6進(jìn)行通信，例如，電路模擬器4將結(jié)束了處理的內(nèi)容等與驗(yàn)證系統(tǒng)6聯(lián)絡(luò)。接受了來自電路模擬器4聯(lián)絡(luò)的驗(yàn)證系統(tǒng)6讀入作為電路模擬器4的輸出結(jié)果的輸出文件，接著由驗(yàn)證系統(tǒng)6進(jìn)行處理。驗(yàn)證系統(tǒng)6生成處理結(jié)果作為輸入文件2。例如，電路模擬器4和驗(yàn)證系統(tǒng)6由圖2所示的計(jì)算機(jī)100實(shí)現(xiàn)。計(jì)算機(jī)100中設(shè)有控制整個(gè)系統(tǒng)的中央處理器(CPU)102；存儲(chǔ)程序和數(shù)據(jù)的ROM104；作為工作區(qū)使用的RAM106；鍵盤108；鼠標(biāo)110；顯示裝置112；軟盤114a的驅(qū)動(dòng)裝置(FDD)114；作為二次存儲(chǔ)裝置的硬盤裝置(HDD)116；以及在網(wǎng)絡(luò)上連接外部計(jì)算機(jī)等的通信裝置118。此例中，在硬盤116上存儲(chǔ)了輸入文件2等的文件和模擬、驗(yàn)證程序。在另一例方法中，電路模擬器4和驗(yàn)證系統(tǒng)6具體采用作為設(shè)有與計(jì)算機(jī)100同樣的構(gòu)成部分的另一計(jì)算機(jī)。用于電路模擬器4的程序和輸入文件2被存儲(chǔ)在一個(gè)計(jì)算機(jī)的硬盤裝置上，用于驗(yàn)證系統(tǒng)6的驗(yàn)證程序和輸出文件8被存儲(chǔ)在另一計(jì)算機(jī)中的硬盤裝置上。下面，參照?qǐng)D3具體說明模擬系統(tǒng)10(圖1)的處理過程。圖3中，用電路模擬器4所執(zhí)行的電路設(shè)計(jì)的模擬對(duì)應(yīng)于步驟S201～S208，用驗(yàn)證系統(tǒng)6所執(zhí)行的驗(yàn)證對(duì)應(yīng)于步驟S209～S210。在該圖中，例如，條件文件21、測(cè)量文件29、SPICE參數(shù)24相當(dāng)于輸入文件2(圖1)。以下說明的各步驟的輸出作為輸出文件8的一部分被暫時(shí)保存在硬盤驅(qū)動(dòng)器等的存儲(chǔ)裝置中。首先，電路模擬器4(圖1)讀出記述了進(jìn)行驗(yàn)證的條件的條件文件21，將規(guī)定在條件文件21上的條件數(shù)據(jù)讀入并存儲(chǔ)在條件構(gòu)造體22中(步驟S201)。條件文件是記述了進(jìn)行驗(yàn)證的MOS的柵尺寸的生成規(guī)則和偏置條件等的文件(關(guān)于格式化在后文描述)。條件構(gòu)造體22用CPU所需的可參照條件數(shù)據(jù)的數(shù)據(jù)結(jié)構(gòu)構(gòu)筑。然后，用條件構(gòu)造體22和測(cè)量數(shù)據(jù)23生成用于驗(yàn)證的MOS晶體管的溝道長(zhǎng)/寬(以下，分別稱為「L」和「W」)，作為各自的插補(bǔ)值L′、W′(步驟S202)。測(cè)量數(shù)據(jù)是關(guān)于預(yù)先測(cè)量的MOSFET的電氣特性(這里是電流值)所記述的數(shù)據(jù)，構(gòu)成進(jìn)行驗(yàn)證時(shí)的基準(zhǔn)。測(cè)量數(shù)據(jù)被輸入到SPICE參數(shù)抽取工具中。關(guān)于插補(bǔ)值L′/W′，參照?qǐng)D4等在后文描述。已生成的L′、W′被存放在L′/W′構(gòu)造體26中用于模擬。再有，電路模擬器4(圖1)根據(jù)條件構(gòu)造體22和測(cè)量數(shù)據(jù)23從測(cè)量數(shù)據(jù)中抽取所指定的數(shù)據(jù)(步驟S203)。然后根據(jù)已抽取的實(shí)測(cè)數(shù)據(jù)和在步驟S202中所生成的插補(bǔ)L′/W′進(jìn)行電流數(shù)據(jù)(Ids)的插補(bǔ)，預(yù)測(cè)插補(bǔ)值(步驟S204)。插補(bǔ)時(shí)，調(diào)用插補(bǔ)函數(shù)25-1，根據(jù)該函數(shù)進(jìn)行運(yùn)算。插補(bǔ)函數(shù)25-1是以下說明的式1～5的函數(shù)。插補(bǔ)函數(shù)25-1也可以存放在輸入文件2(圖1)中，也可以由電路模擬器4(圖1)保持。所預(yù)測(cè)的插補(bǔ)值被取到L′/W′構(gòu)造體的一部分中。電路模擬器4(圖1)繼而進(jìn)行與步驟S203以后的處理并行的其他處理。也就是，電路模擬器4(圖1)根據(jù)作為模型參數(shù)的SPICE參數(shù)24判別L/W的有效范圍(步驟S205)。所謂SPICE參數(shù)是在表現(xiàn)MOS晶體管等的非線性器件的工作特性的模型所給出的參數(shù)，例如，是物理性的尺寸與晶體管的基本特性值，是進(jìn)行驗(yàn)證需要的參數(shù)。然后，根據(jù)條件構(gòu)造體22，L′/W′構(gòu)造體，模型參數(shù)文件以及根據(jù)步驟S205的判別結(jié)果選擇對(duì)應(yīng)于驗(yàn)證尺寸的模型等，生成網(wǎng)表(netlist)(步驟S206)。網(wǎng)表是通常存儲(chǔ)在電路模擬器輸入文件(tmp_netlist)上的眾所周知的格式化數(shù)據(jù)。電路模擬器4(圖1)根據(jù)上述的網(wǎng)表執(zhí)行有關(guān)電路的電氣特性的模擬，并輸出電路模擬器輸出文件(步驟S207)。電路模擬器4(圖1)根據(jù)已輸出的電路模擬器輸出文件，將對(duì)應(yīng)于構(gòu)成驗(yàn)證對(duì)象的L′/W′的電流值取到L′/W′構(gòu)造體26中(步驟S208)。接著，處理轉(zhuǎn)移到驗(yàn)證系統(tǒng)6(圖1)。驗(yàn)證系統(tǒng)6(圖1)根據(jù)L′/W′構(gòu)造體26，在插補(bǔ)值和模擬值之間進(jìn)行誤差的驗(yàn)證、判定(步驟S209)。在誤差判定時(shí)，也可根據(jù)誤差函數(shù)25-2進(jìn)行運(yùn)算。誤差函數(shù)25-2可存儲(chǔ)在輸入文件2(圖1)上，也可保持在電路模擬器4(圖1)上。然后，將驗(yàn)證結(jié)果、模擬結(jié)果和插補(bǔ)Ids分別表格化，作為L(zhǎng)′/W′的矩陣文件輸出(步驟S210)。以下，說明由步驟S210得到的各表格。對(duì)應(yīng)于驗(yàn)證結(jié)果輸出驗(yàn)證表格27。在文件驗(yàn)證表格27上開列出模擬結(jié)果和從測(cè)量值求出的與插補(bǔ)值之間的誤差。對(duì)應(yīng)于模擬結(jié)果，輸出sim表格28。在sim表格28上示出電路模擬器的模擬結(jié)果。對(duì)應(yīng)于插補(bǔ)Ids輸出插補(bǔ)Ids表格29。在插補(bǔ)Ids表格29上記述了從實(shí)測(cè)值求出的插補(bǔ)Ids值。這三個(gè)文件以關(guān)于MOS柵長(zhǎng)(L)和柵寬(W)在矩陣上配置的文本形式輸出，作為輸出文件8(圖1)被存儲(chǔ)。表1給出插補(bǔ)值Ids表格29的例子。L[μm]W[μm]下面，更詳細(xì)地說明作為本實(shí)施例的主要特征之一的插補(bǔ)數(shù)據(jù)處理(步驟S204)。在本實(shí)施例中，根據(jù)存在電流測(cè)量值的尺寸的該測(cè)量值求出目標(biāo)尺寸(或位置)的電流數(shù)據(jù)(Ids)。為此，進(jìn)行以下的兩階段插補(bǔ)(1)和(2)。具體地說是(1)將TEG看作格子狀時(shí)，根據(jù)電流的測(cè)量值存在的尺寸的測(cè)量值，求出成為模擬對(duì)象的電流測(cè)量值的內(nèi)部尺寸插補(bǔ)電流值(Ids)。(2)根據(jù)包含實(shí)測(cè)值和插補(bǔ)值的格子狀排列的數(shù)，求出任意位置的插補(bǔ)值。在本實(shí)施例中，利用所謂的TEG(TestElementGroup測(cè)試元件組)來說明。所謂TEG，是指在實(shí)際的器件的示圖形中測(cè)試?yán)щy的場(chǎng)合，為了切出某一部分可對(duì)所要觀察的特性或形狀加以評(píng)價(jià)而設(shè)計(jì)的測(cè)試圖形。測(cè)試實(shí)際元件的種種圖形困難時(shí)，為了評(píng)價(jià)目標(biāo)特性和形狀，在半導(dǎo)體元件的一部分上形成作為元件測(cè)試圖形的TEG(測(cè)試元件組)。在本實(shí)施例中，使用了包含種種尺寸的MOS晶體管的TEG。通過測(cè)量有關(guān)TEG中的MOS晶體管的電氣特性得到模型參數(shù)集。但是，限于TEG中的MOS晶體管的數(shù)量，在模擬中不能就需要的所有尺寸的MOS晶體管進(jìn)行測(cè)量。為此，進(jìn)行步驟S204中的插補(bǔ)處理。圖4是具體地表示數(shù)據(jù)的插補(bǔ)處理的第一階段的順序圖。如圖4所示，確定TEG中的MOS晶體管的尺寸，使其定位在長(zhǎng)(L)和寬(W)的2維行列圖形上。在該行列圖形中，長(zhǎng)度和寬度沿右方向和上方向增加。插補(bǔ)的可能性在長(zhǎng)(L)和寬(W)的行列圖形中決定。如果TEG上不存在的尺寸(無TEG尺寸)處在TEG中存在的兩個(gè)位置之間，則進(jìn)行插補(bǔ)(1)。再如果TEG上不存在的尺寸位于鄰接TEG中存在的尺寸(有TEG尺寸)的位置和/或用插補(bǔ)(1)所插補(bǔ)位置的位置上，則進(jìn)行插補(bǔ)(2)。在步驟S204中的插補(bǔ)處理可參照?qǐng)D4的例子來說明。這里，符號(hào)「○」和「●」均為表示晶體管的模型圖形。這樣的模型圖形被保存在上述的計(jì)算機(jī)的二次存儲(chǔ)裝置(未圖示)中。現(xiàn)分別加以說明，符號(hào)「○」表示將TEG作為格子狀的數(shù)據(jù)排列來看時(shí)的測(cè)量值不存在的尺寸(以下稱為「無TEG尺寸」)，而符號(hào)「●」表示將TEG作為格子狀的數(shù)據(jù)排列來看時(shí)的測(cè)量值存在的尺寸(以下，稱為「有TEG尺寸」)。參照?qǐng)D4，首先，在步驟(I)中，設(shè)定格子狀的測(cè)量數(shù)據(jù)排列，在L方向和W上指定的各位置上，輸入有TEG尺寸的測(cè)量值。如步驟(II)所示，指定被夾在在L方向或W方向有實(shí)測(cè)值的有TEG尺寸之間的無TEG尺寸(此例中無TEG尺寸為A～D)。然后，如步驟(III所示)，執(zhí)行被指定的無TEG尺寸A～D的插補(bǔ)。這里，參照?qǐng)D5，說明L方向的插補(bǔ)。圖5是表示為了得到預(yù)定的無TEG尺寸的插補(bǔ)值而需要的有TEG尺寸的示圖。L方向的插補(bǔ)以B和D作為對(duì)象。在圖中，僅表示出無TEG尺寸B，以這個(gè)無TEG尺寸B為例進(jìn)行說明。首先，將無TEG尺寸B的L/W的尺寸分別設(shè)為L(zhǎng)b/Wb。另外，將有TEG尺寸1的電流值設(shè)為I1，將有TEG尺寸2的電流值設(shè)為I2。根據(jù)式1得到無TEG尺寸B的插補(bǔ)電流值(Ids)。Ids=WcLc×(W2-Wc)×L1W1×I1+(Lb-L1)×L2W2×I2L2-L1]]>無TEG尺寸D也可以同樣得到。另一方面，W方向的插補(bǔ)以無TEG尺寸A和C為對(duì)象。在圖中僅示出無TEG尺寸C，以這個(gè)無TEG尺寸C為例進(jìn)行說明。將這個(gè)無TEG尺寸C的L/W尺寸分別設(shè)為L(zhǎng)c/Wc。另外，將有TEG尺寸3的電流值設(shè)為I3。于是，無TEG尺寸C的插補(bǔ)電流值(Ids)可根據(jù)式2來得到。Ids=WcLc×(W2-Wc)L1W1×I1+(Wc-W1)×L1W2×I3W2-W1]]>無TEG尺寸A也可以同樣得到。再參照?qǐng)D4，在該步驟(III)中，插補(bǔ)無TEG尺寸A～D的電流值，所插補(bǔ)的TEG尺寸在此之后作為有TEG尺寸對(duì)待。圖中，將所插補(bǔ)的有TEG尺寸用剖面線表示。接著，如步驟(IV)所示，將新的有TEG尺寸A～D也包含在內(nèi)，再次在L方向或W方向指定夾在有TEG尺寸間的無TEG尺寸。這里，以無TEG尺寸E作為對(duì)象。對(duì)于無TEG尺寸E可以在W方向和L方向的任意一個(gè)方向上進(jìn)行插補(bǔ)。下面，插補(bǔ)鄰接于3個(gè)有TEG尺寸的無TEG尺寸的電流值。為此，在步驟(V)中，指定鄰接于3個(gè)有TEG尺寸的無TEG尺寸。這里，以無TEG尺寸F、G、H為對(duì)象。然后，如步驟(VI)所示，對(duì)這些無TEG尺寸執(zhí)行插補(bǔ)。參照?qǐng)D6，說明在無TEG尺寸F中電流值(Ids)的插補(bǔ)。圖6是說明根據(jù)3方向的有TEG尺寸的測(cè)量值得到鄰接的無TEG尺寸的插補(bǔ)值的情況的示圖。將有TEG尺寸1的電流值設(shè)為I1，有TEG尺寸2的電流值為I2，有TEG尺寸3的電流值為I3。所求的無TEG尺寸F的插補(bǔ)值Ids可按式3得到。Ids=WfIf×I1+L1W2×I3-L2W2×I2L2-L1×(L2-L1)]]>關(guān)于無TEG尺寸G也可以同樣得到。如果插補(bǔ)無TEG尺寸F～H的電流值，則被插補(bǔ)的TEG尺寸此后作為有TEG尺寸F～H對(duì)待。再參照?qǐng)D4，如以上所述，通過步驟(VI)鄰接于3個(gè)有TEG尺寸的無TEG尺寸的插補(bǔ)結(jié)束。之后，根據(jù)上述的插補(bǔ)規(guī)則，反復(fù)進(jìn)行步驟(I)～(VI)的處理(步驟(VII))。也就是對(duì)夾在兩個(gè)有TEG尺寸間的無TEG尺寸和鄰接于3個(gè)有TEG尺寸的無TEG尺寸重復(fù)插補(bǔ)。于是，可以得到全部無TEG尺寸的測(cè)量值。因此，根據(jù)有TEG尺寸，整個(gè)格子的無TEG尺寸經(jīng)插補(bǔ)后，可以作為有TEG尺寸使用。按照?qǐng)D4說明過的處理，指定了全部的TEG尺寸的電流值。接著，參照?qǐng)D7，說明怎樣得到將各TEG尺寸作為頂點(diǎn)時(shí)的頂點(diǎn)間的插補(bǔ)值。圖7是說明從所得到的頂點(diǎn)的值生成頂點(diǎn)間的插補(bǔ)值的方法的示圖。例如，假定現(xiàn)在想求得圖7所示「■」點(diǎn)的電流值(Ids)。電流值(Ids)如式4所示，用柵長(zhǎng)(L)和柵寬(W)并用規(guī)格化的f(L，W)來定義。這個(gè)f(L，W)用式5定義。在式5中，用L/W規(guī)格化包圍構(gòu)成需要電流值的「■」的點(diǎn)的TEG的尺寸的測(cè)量值或插補(bǔ)值Ids，使用該結(jié)果得到的值(f0、f1、f2、f3)。Ids(sat)=WLf(L,W)]]>[式5]f(L,W)=(W-W1){(L1-L)f0+(L-L0)f1(L-L0)+(L1-L)}(W2-W){(L1-L)f2+(L-L0)f3(L-L0)+(L1-L)}(W-W1)+(W2-W)]]>如式4所示，通過在這個(gè)f上乘上W/L，得到「■」的點(diǎn)的電流(Ids)。但在這種場(chǎng)合，假定在用TEG包圍的區(qū)域中，f相對(duì)于L，W線性變化。如上所述，依據(jù)本實(shí)施例，可以通過插補(bǔ)預(yù)測(cè)無TEG尺寸的器件的電氣特性(在本例中是電流值)。因而，在TEG設(shè)計(jì)時(shí)，在需要多種器件尺寸變化的場(chǎng)合，可實(shí)現(xiàn)回避占用芯片面積等的設(shè)計(jì)。另外，在預(yù)測(cè)精度不成問題的情況下可以快速獲得所要的值。另外，由于在插補(bǔ)值和模擬值之間進(jìn)行誤差的驗(yàn)證、判定，可以確認(rèn)不存在模擬值的異常。這種確認(rèn)可以通過用計(jì)算機(jī)處理實(shí)現(xiàn)自動(dòng)化。因而，在抽取電路模擬模型的參數(shù)時(shí)，可以考察TEG中無尺寸的器件上的電流特性的變化。并且，按上述順序得到的頂點(diǎn)和頂點(diǎn)間的插補(bǔ)值作為實(shí)測(cè)值處理，可以抽取電路模擬模型的參數(shù)。對(duì)于電路設(shè)計(jì)中使用的各個(gè)晶體管的溝道長(zhǎng)/寬尺寸，這意味著可以得到其溝道長(zhǎng)/寬尺寸的模型參數(shù)集。由于可以抽取已預(yù)測(cè)的參數(shù)直至TEG中的內(nèi)尺寸的區(qū)域，擬合參數(shù)(fittingparameter)的確定變得容易，同時(shí)可以防止參數(shù)的計(jì)算值取異常值。在進(jìn)行局部裝箱(localbinning)時(shí)，例如，通過在箱(bin)的頂點(diǎn)不足時(shí)設(shè)置假想測(cè)量點(diǎn)，對(duì)于具有對(duì)各參數(shù)的尺寸依賴性的參數(shù)，完全可以得到計(jì)算值。(實(shí)施例2)在電路模擬中，可以不使用解析模型而參照事先已測(cè)量特性的表格進(jìn)行模擬。使用這樣的表格的電路模擬模型稱為表格模型。模擬表格尺寸以外的尺寸時(shí)，可以用實(shí)施例1的方法從首先輸入的多個(gè)表格數(shù)據(jù)預(yù)測(cè)電流值。圖8是表示用表格模型的電路模擬的例子。圖中，用在(L1，W1)中帶剖面線的矩形表示構(gòu)成模擬對(duì)象的尺寸。首先，準(zhǔn)備用多個(gè)尺寸測(cè)得的電流值。這個(gè)「測(cè)得的電流值」也可包含用實(shí)施例1中說過的插補(bǔ)方法得到的插補(bǔ)值。使用這些值，按照式5的插補(bǔ)方式計(jì)算在對(duì)象尺寸位置上的電流值。在圖中，在得到位置(L，W)＝(L1，W1)上的電氣特性時(shí)，從其周圍4個(gè)尺寸(圖8中的尺寸1～4)的數(shù)據(jù)預(yù)測(cè)(插補(bǔ))(L1，W1)的數(shù)據(jù)。為了得到目標(biāo)尺寸的數(shù)據(jù)，通過從多個(gè)尺寸數(shù)據(jù)的表格預(yù)測(cè)，可以提高計(jì)算值的精度，在本實(shí)施例中，不通過對(duì)多個(gè)尺寸的測(cè)量表格加以指定來進(jìn)行模擬，而通過準(zhǔn)備構(gòu)成實(shí)施例1中提及的尺寸矩陣的表格集(tableset)，這樣也可以得到從該表格集計(jì)算的尺寸的電流值作為插補(bǔ)值。這時(shí)，如實(shí)施例1所述，在表格集編制時(shí)補(bǔ)充欠缺的頂點(diǎn)。于是，不必如以往那樣個(gè)別地模型指定MOSFET，模擬器可以選擇對(duì)應(yīng)于各器件尺寸的MOSFET的特性數(shù)據(jù)。另外，如果用這個(gè)方法，可以在響應(yīng)曲面上從少數(shù)數(shù)據(jù)預(yù)測(cè)任意尺寸的數(shù)據(jù)來進(jìn)行模擬。圖9是說明從多個(gè)測(cè)量點(diǎn)得到柵尺寸L/W的函數(shù)g的示圖。這樣的函數(shù)g被定義為g＝f(L，W)。按照函數(shù)g，可以得到在目標(biāo)尺寸(L1，W1)上的值。通過定義L-W平面的多次曲面上的函數(shù)g，可以使測(cè)量的尺寸減少。另外，因?yàn)橥ㄟ^從多個(gè)測(cè)量值確定曲面，可以使對(duì)測(cè)量中的誤差和器件特性的偏差對(duì)插補(bǔ)值的影響減少。并且，通過在定義L-W平面的多次曲面上的函數(shù)g后抽取參數(shù)，可使抽取參數(shù)的測(cè)量誤差和器件特性中的偏差含量減少。以上，說明了本發(fā)明的實(shí)施例1和2。在上述實(shí)施例1的說明中，在插補(bǔ)值生成時(shí)利用式1～5。但是，通過變更這些公式可以進(jìn)一步提高插補(bǔ)精度(預(yù)測(cè)精度)。以下說明利用實(shí)測(cè)值提高所得到的插補(bǔ)值精度的例子。由于MOSFET的柵電壓Vth依賴于MOSFET的形狀，用各尺寸修正目標(biāo)柵電壓并選擇構(gòu)成基礎(chǔ)的數(shù)據(jù)。從預(yù)先測(cè)量的尺寸的表格計(jì)算閾值電壓，并以從具有最大柵寬和最大柵長(zhǎng)的器件(或者將構(gòu)成插補(bǔ)基礎(chǔ)的數(shù)據(jù)群中的一個(gè)作為參照器件時(shí)的那個(gè)參照器件)的閾值中扣除偏移量后的修正柵電壓Vgs′下的電流值作為基礎(chǔ)進(jìn)行插補(bǔ)。插補(bǔ)后，將該值作為用修正前的柵電壓下的電流值存入表格。下面，用簡(jiǎn)易的計(jì)算模型來加以說明。MOSFET的漏極電流在線性區(qū)域用式6所示的公式定義，在飽和區(qū)域用式7所示的公式定義。在這些公式中，修正前的柵電壓表示為“Vgs”。Ids=μnCaxWL(Vgs-Vth-Vds/2)·Vds]]>[式7]Ids=μnCax2WL(Vgs-Vth)2]]>由于閾值電壓Vth是依賴于形狀的值，將該項(xiàng)從Vgs偏移從預(yù)先參照器件偏移的份額Vth。其結(jié)果，柵電壓為Vgs-Vth＝Vgs′。從該Vgs′相等的值之間進(jìn)行插補(bǔ)，可以消除Vth所包含的影響L依賴性插補(bǔ)的誤差，得到所期待的Ids插補(bǔ)值。也就是通過變更插補(bǔ)函數(shù)可以得到比用物理方式可靠性高的插補(bǔ)值。不用說，在模擬系統(tǒng)10(圖1、圖3)中，可以用這個(gè)插補(bǔ)值來進(jìn)行驗(yàn)證和判定。通過在L-W平面的多次曲面上定義多個(gè)插補(bǔ)值，可以使測(cè)量的尺寸減少。并且，因?yàn)橛啥鄠€(gè)測(cè)量值確定曲面，可以減少測(cè)量中的誤差和器件特性的偏差對(duì)插補(bǔ)值的影響。于是，可以使由對(duì)模擬值的實(shí)測(cè)的測(cè)量誤差和偏差產(chǎn)生的對(duì)驗(yàn)證的誤認(rèn)因素減少。至此為止的說明中，是以MOSFET的電流值，亦即漏極電流為例說明的。但是，如果是用電路模擬可計(jì)算的特性，即使是漏極電流以外，也可進(jìn)行測(cè)量數(shù)據(jù)的插補(bǔ)來預(yù)測(cè)該值。例如，也可以用閾值電壓代替電流值進(jìn)行插補(bǔ)。即使在用漏極電流以外的參數(shù)值的情況下，得到插補(bǔ)值后，也能構(gòu)筑與使用該插補(bǔ)值的模擬系統(tǒng)10(圖1)同樣的系統(tǒng)來驗(yàn)證和判定(圖1，圖3)。另外，也可以使用實(shí)施例1中說明過的參數(shù)的抽取，實(shí)施例2中說明過的表格模型的電路模擬。因此，可以得到與用實(shí)施例說明過的效果相同的效果。還有，通過組合上述的變形例，可以提高預(yù)測(cè)精度，進(jìn)一步提高驗(yàn)證的正確性與可靠性。依據(jù)本發(fā)明，根據(jù)對(duì)一部分晶體管已測(cè)量的電氣特性數(shù)據(jù)，插補(bǔ)沒有測(cè)量的晶體管的電氣特性，利用插補(bǔ)后數(shù)據(jù)和測(cè)量數(shù)據(jù)這二者至少其中之一來插補(bǔ)并輸出任意位置的電氣特性數(shù)據(jù)。由于可以預(yù)測(cè)電氣特征未被測(cè)量的晶體管的電氣特性，可以避免在設(shè)計(jì)時(shí)需要多種器件尺寸變化時(shí)芯片面積的占用等。權(quán)利要求1.一種對(duì)包含多個(gè)晶體管的電路的電氣特性進(jìn)行模擬的電路模擬方法，包括如下步驟將多個(gè)晶體管根據(jù)多個(gè)尺寸排列成的格子狀圖形中，存放所述多個(gè)晶體管中的兩個(gè)以上的第一個(gè)晶體管電氣特性的測(cè)量數(shù)據(jù)；在格子狀圖形中指定與所述第一晶體管不同的第二晶體管的位置，如果有鄰接于所述第二晶體管的位置的一個(gè)以上的第一晶體管的位置時(shí)，則使用該一個(gè)以上的位置的第一晶體管的測(cè)量數(shù)據(jù)，根據(jù)插補(bǔ)規(guī)則，插補(bǔ)并求出所述第二晶體管的電氣特性；再在格子狀圖形中指定與所述第二晶體管不同的另一第二晶體管，如果在鄰接于所述另一第二晶體管的位置上，有一個(gè)以上的第二晶體管和/或已經(jīng)求出插補(bǔ)數(shù)據(jù)的第二晶體管的位置時(shí)，則使用該一個(gè)以上的位置的第一晶體管的測(cè)量數(shù)據(jù)和/或第二晶體管的插補(bǔ)數(shù)據(jù)，根據(jù)插補(bǔ)規(guī)則，插補(bǔ)并求出所述另一第二晶體管的電氣特性。2.如權(quán)利要求1所述的電路模擬方法，其特征在于所述多個(gè)尺寸是所述晶體管的柵長(zhǎng)和柵寬，所述插補(bǔ)規(guī)則根據(jù)所述晶體管的柵長(zhǎng)和柵寬的函數(shù)加以規(guī)定。3.如權(quán)利要求1所述的電路模擬方法，其特征在于所述插補(bǔ)規(guī)則對(duì)應(yīng)于所述晶體管的柵電壓根據(jù)考慮了其閾值電壓的函數(shù)加以規(guī)定。全文摘要在多晶體管電路的電氣特性模擬中，在根據(jù)多個(gè)尺寸排列多個(gè)晶體管形成的格子狀圖形中，存放所述多個(gè)晶體管中兩個(gè)以上第一晶體管的電氣特性測(cè)量數(shù)據(jù)。在格子狀圖形中指定與第一晶體管不同的第二晶體管位置，若有鄰接于第二晶體管位置的一個(gè)以上第一晶體管位置時(shí)，用該一個(gè)以上位置的第一晶體管的測(cè)量數(shù)據(jù)按插補(bǔ)規(guī)則插補(bǔ)并求出第二晶體管的電氣特性。再在格子狀圖形中指定與第二晶體管不同的另一第二晶體管，若在鄰接于另一第二晶體管位置的一個(gè)以上位置上，有一個(gè)以上第一晶體管和/或已求出插補(bǔ)數(shù)據(jù)的第二晶體管位置時(shí)，用該一個(gè)以上位置的第一晶體管測(cè)量數(shù)據(jù)和/或第二晶體管插補(bǔ)數(shù)據(jù)按所述插補(bǔ)規(guī)則插補(bǔ)并求出另一第二晶體管的電氣特性。文檔編號(hào)G01R31/26GK1530664SQ200310124469公開日2004年9月22日申請(qǐng)日期2003年12月24日優(yōu)先權(quán)日2003年3月11日發(fā)明者木寺真琴申請(qǐng)人:株式會(huì)社瑞薩科技