專利名稱：通過單個測試訪問端口連接多個測試訪問端口控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及電子系統(tǒng)，具體而言涉及通過單個測試訪問端口連接單個集成電路上的多個測試訪問端口控制器的方法和裝置。
背景技術(shù)：
半導(dǎo)體制造技術(shù)以及數(shù)字系統(tǒng)體系結(jié)構(gòu)的發(fā)展導(dǎo)致設(shè)計和生產(chǎn)結(jié)合有比過去更加功能性的大集成電路的能力。包含至少一些產(chǎn)生高級功能性的大功能塊的集成電路的一種具體分類稱為芯片上的系統(tǒng)(SoC)。所述SoC集成電路通常包括一個或多個處理器和用于存儲將由所述處理器執(zhí)行的程序代碼的存儲器，以及一個或多個實施不同高層外設(shè)功能的電路塊。所述大、復(fù)雜和高功能性集成電路在設(shè)計工作和測試方面存在許多急待解決的問題。
為了減少設(shè)計復(fù)雜集成電路諸如SoC所需的時間和工作量，工程師們經(jīng)常試圖重復(fù)利用功能塊(有時候稱為IP內(nèi)核)。實際上，許多設(shè)計組保留了所述預(yù)設(shè)計的和預(yù)驗證的IP內(nèi)核的程序庫。為保持使用所述預(yù)設(shè)計和預(yù)驗證的IP內(nèi)核的優(yōu)點，不修改所述內(nèi)核的內(nèi)部設(shè)計是優(yōu)選的。
針對可測試性的需求，許多工作指向測試體系結(jié)構(gòu)的發(fā)展，諸如由電子和電氣工程師協(xié)會定形的JTAG規(guī)范，即IEEE標(biāo)準(zhǔn)1149.1測試訪問和邊界掃描體系結(jié)構(gòu)。通過測試訪問端口(TAP)控制器和不同寄存器向整個集成電路或其一部分提供測試訪問。TAP控制器與諸如例如IP內(nèi)核的多個大功能塊中的一個相關(guān)聯(lián)。
一些預(yù)設(shè)計的IP內(nèi)核包括TAP控制器，在其他情況中，當(dāng)一個或多個IP內(nèi)核包含在產(chǎn)品設(shè)計中時，工程師們必須將TAP控制器添加到集成電路設(shè)計中。
需要的是用于訪問單個集成電路上的多個測試訪問端口控制器的方法和裝置。

發(fā)明內(nèi)容
簡單地說，本發(fā)明的實施例提供訪問單片上的多個測試訪問端口(TAP)控制器的電路和方法，重要的是符合IEEE 1149.1標(biāo)準(zhǔn)。本發(fā)明的實施例通過保持以下特征來達(dá)到一致，即對于外部觀測器來說僅具有單個測試訪問端口。通過向多個TAP控制器的每一TAP控制器的數(shù)據(jù)寄存器以及直接組合膠合邏輯添加單個位，能夠訪問多個TAP控制器而無需額外的芯片管腳，并且無需在分級或主從組合中布置額外的TAP控制器。


圖1是SoC的高層示意方塊圖，所述SoC包括一對IP內(nèi)核，每一內(nèi)核具有相關(guān)的TAP控制器/JTAG電路；以及邏輯和外部連接，為測試訪問而在該對IP內(nèi)核的每一個之間進(jìn)行切換。
圖2是SoC的高層示意方塊圖，所述SoC包括一對IP內(nèi)核，每一內(nèi)核具有根據(jù)本發(fā)明的相關(guān)的開關(guān)寄存器；以及為測試訪問而內(nèi)部產(chǎn)生用于在該對IP內(nèi)核的每一個之間切換的信號的邏輯。
圖3是根據(jù)本發(fā)明的SoC的高層示意方塊圖，所述SoC具有說明其間的菊花鏈數(shù)據(jù)流的一對TAP控制器。
圖4是用于實施圖3所述的菊花鏈數(shù)據(jù)流的邏輯，以及基于模式信號的切換機(jī)制的示意圖。
圖5示出了傳統(tǒng)的JTAG寄存器以及本發(fā)明的開關(guān)寄存器和鏈寄存器的高層示意方塊圖。
圖6是根據(jù)本發(fā)明的說明性處理的流程圖。
具體實施例方式
當(dāng)設(shè)計包括多個IP內(nèi)核和相關(guān)的TAP控制器時，期望能夠控制哪一個TAP控制器被啟用以與外部觀測器進(jìn)行通信。也期望訪問多個TAP控制器，同時仍然符合IEEE 1149規(guī)范，而不向集成電路添加額外的管腳。本發(fā)明不同的實施例允許通過在每一TAP控制器的數(shù)據(jù)寄存器中包括一個位連同簡單的組合邏輯，經(jīng)由單個TAP控制器以控制方式訪問單個集成電路上的多個TAP控制器。根據(jù)IEEE 1149規(guī)范允許附加這種用戶數(shù)據(jù)寄存器。
在此的參考“一個實施例”、“實施例”或相似的模式意指與實施例相關(guān)描述的具體特征、結(jié)構(gòu)、操作或特性包含于本發(fā)明的至少一個實施例中。所以，在此出現(xiàn)的所述短語或表述沒有必要全部涉及為相同的實施例。此外，在一個或多個實施例中可以以任一合適的方式組合不同的具體特征、結(jié)構(gòu)、操作或特性。
術(shù)語首字母縮寫詞ASIC是指專用集成電路。
措辭“IP內(nèi)核”是上下文有關(guān)的并涉及高層功能塊的設(shè)計(例如，示意性的硬件描述語言，網(wǎng)表)、或高層功能塊的實際物理實施。除了用于實施期望的功能的電路之外，IP內(nèi)核還包括用于實施測試和調(diào)試器件的電路。
首字母縮寫詞JTAG是指聯(lián)合測試行動小組。電氣電子工程師協(xié)會(IEEE)已經(jīng)批準(zhǔn)了IEEE標(biāo)準(zhǔn)1149.1，即測試訪問端口和邊界掃描體系結(jié)構(gòu)。
首字母縮寫詞SoC是指片上系統(tǒng)，同時SoCs是多個SoC。
有時候在該領(lǐng)域中可互換地使用術(shù)語芯片、半導(dǎo)體器件、集成電路、LSI器件、單片式集成電路、ASIC、SoC、微電子器件以及相似的措辭。微電子器件被認(rèn)為是最寬泛的術(shù)語，其包括其余上述術(shù)語。關(guān)于這些微電子器件，在它們和其他電路元件之間經(jīng)由物理、電傳導(dǎo)連接來耦合信號。有時候?qū)⑦B接點稱為輸入、輸出、終端、線路、管腳、焊盤、端口、接口、或相似的變形和組合。
遵循JTAG的設(shè)備包括用于時鐘、輸入數(shù)據(jù)、輸出數(shù)據(jù)和模式選擇的管腳，且分別稱為TCK、TDI、TDO和TMS。TCK是指作為遵循JTAG設(shè)備的一個終端的測試時鐘輸入，其接收與系統(tǒng)時鐘相分離的時鐘信號。TDI是指測試數(shù)據(jù)輸入，其作為一個終端，經(jīng)由該終端而將數(shù)據(jù)移入到遵循JTAG的設(shè)備。TDO是指測試數(shù)據(jù)輸出，其作為一個終端，經(jīng)由該終端而將數(shù)據(jù)移出遵循JTAG的設(shè)備。TMS是指測試模式選擇，其作為一個終端接收數(shù)據(jù)以確定遵循JTAG的設(shè)備以一個或多個測試模式中的哪個測試模式運(yùn)行。遵循JTAG的設(shè)備可以是任一類型的集成電路，諸如例如微處理器、ASIC或SoC。遵循JTAG的設(shè)備也可以包括接收低有效復(fù)位信號的管腳，稱之為TRST#。遵循JTAG的設(shè)備包括邊界掃描寄存器和TAP控制器。所述TAP控制器是一種控制JTAG功能的狀態(tài)機(jī)。所述邊界掃描寄存器由多個串聯(lián)連接的位構(gòu)成，其中這些位的每一位也耦合到遵循JTAG的設(shè)備的數(shù)字管腳。遵循JTAG的設(shè)備也可以包括其他的寄存器，諸如數(shù)據(jù)寄存器、指令寄存器和旁路寄存器。
IEEE 1149.1規(guī)范定義的邏輯裝置通常用于邊界掃描和系統(tǒng)調(diào)試。
本發(fā)明的不同實施例提供一種訪問SoC內(nèi)多個TAP控制器的一個或多個控制器的機(jī)制，同時符合IEEE 1149.1規(guī)范。本發(fā)明簡單的實施例允許可編程地從默認(rèn)的TAP控制器切換到第二個TAP控制器。這樣當(dāng)從SoC外測觀測時，SoC的狀態(tài)在啟動(也就是系統(tǒng)實施復(fù)位之后)時是符合IEEE 1149.1規(guī)范的。更加復(fù)雜的實施例允許以下設(shè)置，諸如在單獨的TAP控制器之間來回切換；以及將所有的TAP控制器以菊花鏈鏈接在一起。
本發(fā)明的應(yīng)用是提供對單芯片上的多個TAP控制器的訪問，同時符合IEEE 1149.1規(guī)范中闡述的標(biāo)準(zhǔn)。每一TAP控制器依次控制相關(guān)IP內(nèi)核的測試邏輯(例如邊界掃描測試)或調(diào)試特征。根據(jù)本發(fā)明，不需要額外的控制器(例如最高層TAP、分級TAP、主TAP或TAP鏈接模塊)和額外的管腳以強(qiáng)加對芯片的特定操作模式。例如通過標(biāo)準(zhǔn)的JTAG端口可編程本發(fā)明的實施例。本發(fā)明的實施例特別有利于以下情況，即分開地或在不同的時間點上進(jìn)行TAP控制器和IP內(nèi)核的設(shè)計。本發(fā)明的一些實施例有利地提供模塊化的、可擴(kuò)展的方案以將多個TAP控制器集成到SoC。
為了理解本發(fā)明的上下文，參考圖1，并且考慮IP積分器希望將兩個或多個IP內(nèi)核放置到一個SoC上。IP內(nèi)核能夠是處理器、DSP、高度集成功能塊、或上述任一組合。假設(shè)這些IP內(nèi)核的每一IP內(nèi)核具有TAP控制器和相關(guān)的JTAG模塊以如下方式設(shè)置，即如果其本身在芯片上，那么該TAP-JTAG組合形成遵循IEEE 1149.1的設(shè)備。用于通過JTAG接口觀測兩個IP內(nèi)核的直接實施將使用如圖1所示的邏輯選通、多路復(fù)用以及“模式”管腳。
參考圖1，假設(shè)TAP1 102是默認(rèn)的TAP控制器，并且假設(shè)從模式管腳104接收到的模式信號在啟動時被設(shè)置為零。注意TAP1 102和TAP2 106的TDI和TMS輸入被邏輯選通，以致于當(dāng)所述模式信號是邏輯零時，TAP1 102接收實際的TDI和TMS信號，同時TAP2為這些輸入接收零；并且當(dāng)模式信號是邏輯一時，TAP2 106接收實際的TDI和TMS信號，同時TAP1 102為這些輸入接收零。所述邏輯電路的物理實施是本領(lǐng)域技術(shù)人員容易理解的方式。應(yīng)該注意，僅TAP1102或TAP2 106的輸出是TDO。TAP控制器102、106的其他管腳是輸入。同樣應(yīng)該注意，如果從TMS管腳接收到的信號是零，那么TAP控制器102、106的有限狀態(tài)機(jī)(FSM)在TCK管腳上接收的時鐘信號的五個周期內(nèi)將默認(rèn)為運(yùn)行-測試-空閑狀態(tài)。在TAP控制器102、106之間可以自由共享TDI、TCK、TRSTN信號(但是如圖1所示除了TMS之外還邏輯選通TDI)。當(dāng)作為與TDO輸出相關(guān)聯(lián)的三態(tài)緩沖器的兩個使能信號(未示出)時，所述TDO輸出由2-1多路復(fù)用器108多路復(fù)用。分別地并且在不同的時間點上設(shè)計TAP控制器、JTAG模塊以及IP內(nèi)核并不是罕見的實踐。IP積分器具有適當(dāng)連接標(biāo)準(zhǔn)化接口的任務(wù)。
參考圖2，假設(shè)每一JTAG模塊202、204包含一些JTAG寄存器，諸如例如指令寄存器206、旁路寄存器208、以及IDCODE寄存器210。IEEE 1149.1標(biāo)準(zhǔn)允許通過用戶定義的數(shù)據(jù)寄存器來擴(kuò)展JTAG模塊202、204。在本發(fā)明的不同實施例中，將一位數(shù)據(jù)寄存器212添加到至少默認(rèn)的TAP控制器。這樣的一位數(shù)據(jù)寄存器在此稱為開關(guān)寄存器212。圖2示出了結(jié)合到本發(fā)明說明性實施例的兩個JTAG模塊202、204每一個中的開關(guān)寄存器212。每一一位開關(guān)寄存器212的輸出耦合到XOR門214以產(chǎn)生控制圖1所示的邏輯選通和多路復(fù)用的模式信號。也就是說，根據(jù)本發(fā)明，集成電路中產(chǎn)生的模式信號替換了圖1所示的外部提供的模式信號以及相應(yīng)的模式管腳。
根據(jù)本發(fā)明，兩個TAP控制器對于芯片外的觀測器諸如JTAG探針來說將呈現(xiàn)為一個TAP控制器。這是因為在TCK時鐘邊沿期間，更新數(shù)據(jù)寄存器的狀態(tài)利用TMS上再一個高層的值轉(zhuǎn)變?yōu)檫\(yùn)行-測試-空閑狀態(tài)。當(dāng)探針與JTAG協(xié)議交涉時，硬件對其自身進(jìn)行重新配置，并且不同的TAP控制器連接到SoC的外部接口管腳。為改變TAP控制器的連接的目的而能夠在該具體狀態(tài)轉(zhuǎn)變期間使用所述協(xié)議的事實被本發(fā)明的實施例所利用。
JTAG操作的特性在于通常當(dāng)舊值被移出并且在芯片外被捕捉時，將新值移入寄存器。在一些情況中，例如當(dāng)移入新指令時，不同的值被移出。為了具有多個JTAG模塊上一致的可預(yù)測開關(guān)機(jī)制，期望JTAG探針將不再需要為不同開關(guān)寄存器212跟蹤當(dāng)前值。所以，在本發(fā)明的實施例中，當(dāng)移入邏輯一時，反轉(zhuǎn)開關(guān)寄存器212的內(nèi)容。所以不管開關(guān)寄存器212的當(dāng)前值，如果正好反轉(zhuǎn)一個輸入，那么模式信號將切換。所述設(shè)置適合于在單芯片上集成兩個TAP控制器的本發(fā)明實施例。
假設(shè)根據(jù)本發(fā)明能夠在兩個TAP控制器之間來回地切換，那么提供TAP控制器的菊花鏈接也是所希望的。在圖3和4所示的菊花鏈接的說明性實施例中，擴(kuò)展圖2所示的技術(shù)以提供與菊花鏈接相關(guān)的數(shù)據(jù)流。特別是，通過僅提供從TDI到TDO的流而在圖3中示出了與菊花鏈接相關(guān)聯(lián)的一般數(shù)據(jù)流。為實現(xiàn)根據(jù)本發(fā)明的菊花鏈接，通過一位數(shù)據(jù)寄存器來進(jìn)一步擴(kuò)展TAP控制器(例如TAP1 102)，所述一位數(shù)據(jù)寄存器在下文中稱為鏈寄存器。圖5說明了傳統(tǒng)的指令、旁路、和IDCODE JTAG寄存器206、208、210，以及本發(fā)明的開關(guān)和鏈寄存器212、502。
應(yīng)該注意根據(jù)本發(fā)明，盡管能夠向單個集成電路上的多個TAP控制器的一個以上TAP控制器添加鏈位，但是這增加了控制所需要的組合邏輯的復(fù)雜性?？梢岳斫獗绢I(lǐng)域技術(shù)人員和具有該公開內(nèi)容權(quán)益的人能夠很容易地合成所述控制邏輯，并且因此這些細(xì)節(jié)將不再進(jìn)一步描述。
如圖4所指示的那樣，除了模式信號之外現(xiàn)在還能夠使用鏈信號以便為TDI1、TDI2、TD01和TD02實施合適的邏輯選通和多路復(fù)用。假設(shè)當(dāng)鏈＝1時，模式＝0，那么圖4邏輯上等效于圖3?？梢岳斫膺@是本發(fā)明的說明性實施例，并且如果模式信號的值例如選擇為不同的值，那么示例性的邏輯可以不同。這是本領(lǐng)域技術(shù)人員很容易理解的。
圖6說明了根據(jù)本發(fā)明的處理流程。將兩個或多個TAP控制器中的開關(guān)寄存器位復(fù)位602為已知狀態(tài)。處于其復(fù)位狀態(tài)的開關(guān)寄存器位的輸出邏輯組合控制外部觀測器能夠訪問哪個TAP控制器。接著，寫入選擇的TAP控制器的開關(guān)寄存器位以導(dǎo)致位翻轉(zhuǎn)(也就是使其當(dāng)前狀態(tài)反相)。開關(guān)寄存器位的新狀態(tài)用于產(chǎn)生或?qū)С?04至少一個模式信號。至少部分地基于模式信號的狀態(tài)，選擇606下一TAP控制器以用于與外部觀測器進(jìn)行通信。在兩個TAP控制器的情況中，所述模式信號始終選擇所述兩個TAP控制器中的一個。
為在兩個TAP控制器之外進(jìn)行擴(kuò)展，可以導(dǎo)出模式總線，以致于任一開關(guān)寄存器中的變化值引起下一被調(diào)度的TAP控制器被選擇。以下將更加詳細(xì)地描述所述實例。
在接下來的部分中，描述一種具有三個TAP控制器(稱為TAP1、TAP2和TAP3)的說明性實施例。每一TAP控制器具有復(fù)位為零的1位開關(guān)寄存器。代替使用單個XOR來產(chǎn)生模式位(如與具有兩個TAP控制器相關(guān)的上述內(nèi)容)，而使用模式總線。
對于TAP1、TAP2和TAP3之間的切換，假設(shè)實施循環(huán)調(diào)度算法以提供所有TAP控制器之間的訪問。(應(yīng)該指出，從多個TAP中選擇一個TAP是一種與鏈接不同的功能，并且這些功能是不同目的所希望的。本發(fā)明的不同實施例支持選擇和鏈接。)在該說明性實施例中，默認(rèn)選擇TAP1，并且當(dāng)選擇的TAP控制器的開關(guān)寄存器被寫入時，選擇下一控制器，例如TAP1->TAP2->TAP3->TAP1等等。所述模式總線具有相應(yīng)于最高限度[log2(#TAP)]的寬度，在該實施例中其總計為兩位，并且如表1那樣定義這兩位。
表1

如表2所示，模式總線的邏輯僅僅取決于三個開關(guān)寄存器位S1、S2和S3的值。
表2

在該說明性實施例中，通過3輸入AND門來選通TDI和TMS(參見表1)。該輸入中的兩個是模式[1]和模式
位，利用一些反相，以致于僅選擇的TAP控制器從最高層管腳接收TDI或TMS信號。同樣，使用模式[1:0]位來多路復(fù)用三個TDO信號，以致于僅選擇的TAP控制器向最高層管腳提供TDO信號。能夠使用各種已知的電路來實施先前的邏輯和多路復(fù)用。用于模式總線的輸入-輸出表(參見表2)能夠很容易地合成和產(chǎn)生相對小數(shù)量的邏輯門。
在隨后的部分中，描述一種具有四個TAP控制器(在該實施例中稱為TAP1-TAP4)的說明性實例。
對于不同TAP控制器之間的切換，假設(shè)在所有TAP控制器之間實施循環(huán)調(diào)度。在該說明性實施例中，默認(rèn)選擇TAP1。當(dāng)選擇的TAP控制器的開關(guān)寄存器被寫入時，選擇下一控制器，例如TAP1->TAP2->TAP3->TAP4->TAP1等等。
在該說明性實施例中，模式總線具有相應(yīng)于最高限度[log2(#TAP)]的寬度(其仍舊合計為兩位)，并且表3中定義了所述模式位。
表3

如表4所示那樣，模式總線的邏輯僅取決于四個開關(guān)寄存器位S1、S2、S3和S4的值。
表4

注意存在多個未使用的輸入組合(也稱為輸入狀態(tài))。
在該說明性實施例中，通過3輸入AND門來選通TDI和TMS(參見表3)。該輸入的其中兩個是模式[1]和模式
位，利用一些反相，以致于僅選擇的TAP控制器從最高層管腳接收TDI或TMS信號。同樣，使用模式[1:0]位來多路復(fù)用四個TDO信號，以致于僅選擇的TAP控制器向最高層管腳提供TDO信號。能夠使用各種已知的電路來實施先前的邏輯和多路復(fù)用。
如果使用更多的TAP控制器，那么模式位的數(shù)量以log2速率而增長。也就是說，對于多達(dá)8個TAP控制器來說，三個模式位是足夠的，對于多達(dá)16個TAP控制器來說，四位是足夠的，等等。定義和使用的輸入狀態(tài)的數(shù)量也緩慢地增加，每增加一個TAP控制器而僅增加兩個狀態(tài)。
關(guān)于不同TAP控制器之間的鏈，除了上述的切換，需要隨后的變化配置鏈中的每一TDI以從兩個源接收信號，也就是(1)最高層TDI管腳如果其是選擇的TAP控制器的TDI，或者如果是鏈的情況則是來自于前面的TAP控制器的TDO信號。在所述鏈的開始和結(jié)尾處存在一些小規(guī)定，但是復(fù)雜性并未隨添加更多的TAP控制器而增加。例如，即使利用包含十個TAP控制器的鏈，所述鏈中任一TAP控制器的TDI也仍舊僅來自于兩個可能的源，如上所述，兩個源為(1)選擇控制器的TDI情況中的最高層TDI，或者(2)菊花鏈TAP控制器的TDI情況中前面的TAP控制器的TDO信號。同樣，在該說明性實施例中，通過個別選擇的TAP控制器(使用n-1多路復(fù)用器)來驅(qū)動TDO管腳，或者，如果所有的TAP控制器被菊花鏈，那么TDO通過所述鏈中最后一個TAP的TOD信號來驅(qū)動。
雖然在獲得可編程開關(guān)的目標(biāo)過程中存在一些復(fù)雜性問題，但是本發(fā)明的實施例可以使用除了循環(huán)之外的其他調(diào)度算法。在該情況中，可以將系統(tǒng)狀態(tài)存儲在每一TAP控制器或中央位置。這與上述說明性實施例是不同的，其中在上述說明性實施例中，在TAP控制器的數(shù)據(jù)寄存器的組合開關(guān)中/鏈位中編碼狀態(tài)。
結(jié)論根據(jù)IEEE 1149規(guī)范，通過保持對于外部觀測器來說是僅具有單個測試訪問端口的外部特征，訪問單片上的多個測試訪問端口(TAP)控制器。通過向多個TAP控制器的每一TAP控制器的數(shù)據(jù)寄存器以及直接組合膠合邏輯添加單個位，能夠訪問所述多個TAP控制器，而無需額外的芯片管腳，并且無需額外的TAP控制器。通過向至少一個TAP控制器添加一個第二位，能夠獲得適于控制多個TAP控制器的期望的功能的內(nèi)部派生信號。切換多個TAP控制器的相應(yīng)數(shù)據(jù)寄存器中的添加位的狀態(tài)以提供用于多個TAP控制器的切換或菊花鏈的控制信息。
可以理解，本發(fā)明不是限于上述的實施例，而是包括附加權(quán)利要求的范圍內(nèi)的任何和所有實施例。
權(quán)利要求
1.一種將多個測試訪問端口(TAP)控制器耦合到單個外部接口的方法，包括將多個TAP控制器(102，106)的每一個中的第一位復(fù)位為已知狀態(tài)；至少部分地基于多個TAP控制器(102，106)的每一個中第一位的狀態(tài)產(chǎn)生第一信號；至少部分基于第一信號選擇多個TAP控制器中的一個(108)；將外部輸入端耦合到多個TAP控制器中選擇的一個的輸入端；以及將多個TAP控制器中選擇的一個的輸出端耦合到外部輸出端。
2.如權(quán)利要求1的方法，其中TAP控制器包括有限狀態(tài)機(jī)和多個寄存器。
3.如權(quán)利要求2的方法，進(jìn)一步包括翻轉(zhuǎn)多個TAP控制器中選擇的一個中的第一位；以及重復(fù)步驟(b)至(e)。
4.如權(quán)利要求3的方法，進(jìn)一步包括向多個TAP控制器的每一個提供時鐘信號、測試模式選擇信號(104)以及測試復(fù)位信號。
5.如權(quán)利要求3的方法，其中多個TAP控制器布置在單個集成電路上。
6.如權(quán)利要求5的方法，其中在單個集成電路內(nèi)產(chǎn)生第一信號。
7.如權(quán)利要求6的方法，進(jìn)一步包括從單個集成電路外部的源接收時鐘信號。
8.一種集成電路，包括多個功能塊，每一功能塊具有耦合于此的測試訪問端口(TAP)控制器；每一TAP控制器包括第一寄存器位，每一第一寄存器位適于響應(yīng)復(fù)位信號產(chǎn)生已知輸出狀態(tài)，每一第一寄存器位進(jìn)一步適于響應(yīng)寄存器寫操作進(jìn)行翻轉(zhuǎn)；以及路由選擇邏輯適于至少部分地基于多個第一寄存器位的狀態(tài)，選擇性地提供在外部輸入信號源與選擇的其中一個TAP控制器的輸入端之間的通信路徑。
9.如權(quán)利要求8的集成電路，其中路由選擇邏輯進(jìn)一步適于至少部分地基于多個第一寄存器位的狀態(tài)，選擇性地提供外部輸出端與選擇的一個TAP控制器的輸出端之間的通信路徑。
10.如權(quán)利要求8的集成電路，其中至少一個TAP控制器進(jìn)一步包括第二寄存器位；其中路由選擇邏輯至少部分地基于第一和第二寄存器位的狀態(tài)，進(jìn)一步提供第一TAP控制器的輸出來作為第二TAP控制器的輸入。
11.如權(quán)利要求9的集成電路，其中選擇性提供的通信路徑之間的轉(zhuǎn)換對于外部觀測器來說是透明的。
12.一種集成電路(IC)，包括布置在IC上的多個TAP控制器，多個TAP控制器的每一個具有適于接收數(shù)據(jù)輸入信號的第一輸入端和適于提供數(shù)據(jù)輸出信號的輸出端，多個TAP控制器的每一個進(jìn)一步具有至少一個開關(guān)位；第一接口，用于接收外部提供的輸入信號；第二接口，用于傳輸內(nèi)部產(chǎn)生的輸出信號；路由選擇邏輯，適于至少部分地基于所述多個TAP控制器的開關(guān)位的狀態(tài)，選擇性提供多個TAP控制器中預(yù)定的一個的輸入端與第一接口之間的第一通信路徑，以及所述輸出端與第二接口之間的通信路徑。
13.如權(quán)利要求12的集成電路，進(jìn)一步包括分別耦合到多個TAP控制器的每一個的多個功能塊。
14.如權(quán)利要求13的集成電路，其中多個TAP控制器的每一個具有適于接收時鐘信號的第二輸入端，適于接收模式選擇信號的第三輸入端，以及適于接收復(fù)位信號的第四輸入端；其中共同耦合多個第二輸入端，共同耦合多個第三輸入端，以及共同耦合多個第四輸入端。
15.如權(quán)利要求14的集成電路，進(jìn)一步包括布置在多個TAP控制器中的第一TAP控制器上的鏈位。
全文摘要
保持對于外部觀測器來說是僅具有單個測試訪問端口的外部特征，訪問單片上的多個測試訪問端口(TAP)控制器。通過向多個TAP控制器(102，106)的每一TAP控制器的數(shù)據(jù)寄存器(212)以及直接組合膠合邏輯添加單個位，能夠訪問所述多個TAP控制器，而無需額外的芯片管腳，并且無需額外的TAP控制器。切換多個TAP控制器的相應(yīng)數(shù)據(jù)寄存器中的添加位的狀態(tài)以提供用于選擇多個TAP控制器的一個TAP控制器或菊花鏈的控制信息。
文檔編號G01R31/3185GK1729401SQ200380106839
公開日2006年2月1日 申請日期2003年12月15日 優(yōu)先權(quán)日2002年12月20日
發(fā)明者O·施泰因布什 申請人:皇家飛利浦電子股份有限公司