專利名稱：一種應(yīng)用于系統(tǒng)級芯片測試中的芯核并行包裝電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及大規(guī)模集成電路測試技術(shù)領(lǐng)域，特別是一種應(yīng)用于系統(tǒng)級芯片測試中的芯核并行包裝電路和方法。還涉及在系統(tǒng)級芯片結(jié)構(gòu)性測試技術(shù)中，一種能夠在限定少量掃描輸入的情況下，通過片上可測試性電路設(shè)計(jì)，使得能夠設(shè)計(jì)大量的掃描鏈，降低測試時(shí)間的方法。
背景技術(shù)：
系統(tǒng)級芯片設(shè)計(jì)測試使得測試在整個(gè)生產(chǎn)周期中的作用越來越重要。其中測試成本占據(jù)整個(gè)生產(chǎn)周期中成本比重在增加。測試成本和測試時(shí)間緊密相關(guān)，測試時(shí)間變長，則芯片的測試成本將要增加。在系統(tǒng)級芯片中，全掃描設(shè)計(jì)已經(jīng)被系統(tǒng)普遍接受。在全掃描設(shè)計(jì)中，測試時(shí)間和掃描鏈的長度有密切關(guān)系，芯核中最長掃描鏈的長度越長，則基于掃描的測試所用的時(shí)間就越長。要想降低時(shí)間，就要降低掃描鏈的長度。同時(shí)測試功耗在系統(tǒng)級芯片測試中也比較突出，由于多個(gè)芯核需要同時(shí)并發(fā)測試，并發(fā)測試使得單個(gè)時(shí)間段內(nèi)的測試功耗比較大。
為了使得芯核具有很強(qiáng)的可觀察性和可測試性，芯核設(shè)計(jì)人員都會(huì)對芯核進(jìn)行可測性設(shè)計(jì)。在可測性設(shè)計(jì)中，全掃描已經(jīng)被普遍的接受并在系統(tǒng)級芯片中得到普遍應(yīng)用?；趻呙璧目蓽y性設(shè)計(jì)中，芯核中的寄存器將被劃分成若干個(gè)不同的部分，每個(gè)部分中的寄存器串連起來成為一條掃描鏈。每一條掃描鏈對應(yīng)有一個(gè)輸入腳，一個(gè)輸出腳。在經(jīng)典的全掃描設(shè)計(jì)架構(gòu)中，每一條掃描鏈的輸入對應(yīng)于一個(gè)芯核的原始輸入腳，每一個(gè)輸出對應(yīng)于芯片的原始輸出腳。測試激勵(lì)向量通過自動(dòng)測試設(shè)備逐拍裝載到掃描鏈的各個(gè)寄存器中，這些測試激勵(lì)向量是通過一些自動(dòng)測試向量生成工具產(chǎn)生的，經(jīng)過格式轉(zhuǎn)化后儲(chǔ)存在自動(dòng)測試設(shè)備中。裝載過程結(jié)束后，芯片由測試模式轉(zhuǎn)為功能模式，在功能模式情況下，測試向量施加到被測電路，并且將測試電路的響應(yīng)捕捉到掃描鏈中。最后，芯片由功能模式重新轉(zhuǎn)化為掃描模式，將掃描鏈中的值卸載到自動(dòng)測試設(shè)備內(nèi)存中，然后自動(dòng)測試設(shè)備將采集得到的響應(yīng)與事先儲(chǔ)存在內(nèi)存中的正確響應(yīng)相比較，確定芯片好壞和提供故障信息。
從上述流程中，整個(gè)掃描測試包含了三個(gè)基本過程裝載，功能捕捉和卸載。整個(gè)掃描測試的時(shí)間決定于掃描鏈中最長掃描鏈的長度和測試向量的數(shù)目。最長掃描鏈長度越長，則單個(gè)測試向量裝載的時(shí)間就越長。測試向量數(shù)據(jù)越多則重復(fù)完成三個(gè)過程的次數(shù)就越多，測試時(shí)間也越長。
為了減少測試時(shí)間，需要在芯片內(nèi)部設(shè)計(jì)大量的掃描鏈。然而，由于在系統(tǒng)芯片測試中，測試訪問機(jī)制接口的數(shù)據(jù)帶寬不可能設(shè)計(jì)的太寬，設(shè)計(jì)太寬的測試訪問接口可能會(huì)帶來面積和時(shí)延上的開銷。因此，針對已經(jīng)完成掃描鏈設(shè)計(jì)的芯核來說，當(dāng)應(yīng)用于系統(tǒng)級測試時(shí)需要一個(gè)包裝的過程(Wrapper)。包裝在原理上是設(shè)計(jì)一個(gè)匹配電路，使得可以使用很小的訪問接口寬度來訪問芯核內(nèi)部的掃描鏈。包裝方面詳細(xì)的技術(shù)，可參考下列文獻(xiàn)“Testing Embedded Core Based System Chips”，by Y.Zorian，E.J.Marinissenand S.Dey，Published in Proceeding of International Test Conference，pp.130-143，2001“Wrapper Design for Embedded Cores Test”，by E.J.Marinissen，S.K.Goel，and M.Lousberg，Published in Proceeding of International Test Conference，2000解決這一矛盾的一個(gè)方法是在包裝電路中包含基于解碼的片上測試向量生成電路。采用這種基于解碼的片上測試向量生成電路后，新的測試流程變?yōu)閷⒉捎肁TPG(自動(dòng)測試向量產(chǎn)生)工具得到的測試向量通過編碼壓縮方法壓縮成體積比較小的壓縮測試向量，并將壓縮測試向量存放到自動(dòng)測試設(shè)備的內(nèi)存中，當(dāng)芯片需要測試時(shí)，自動(dòng)測試設(shè)備將經(jīng)過壓縮后的測試向量裝載到片上測試向量生成電路，片上測試向量生成電路解壓縮，并將解壓縮后得到的原始向量施加到芯片上。壓縮可采用編碼方式，編碼有很多選擇，具體可參考下列文獻(xiàn)
“Test Resource Partitioning for SOCs”，by A.Chandra and K.Chakrabarty，published in IEEE Design and Test of Computers，Vol.18，pp 80-91，Sep.-Oct.，2001.
該文獻(xiàn)提出了采用Golomb編碼來壓縮測試數(shù)據(jù)。由于Golomb編碼是變長-變長的編碼，所以基于Golomb編碼的解碼電路是異步，非實(shí)時(shí)的。非實(shí)時(shí)特性使得解碼時(shí)需要插入多余拍來對齊所得測試向量，從而導(dǎo)致測試時(shí)間增長。
在測試向量中，由于大量不確定位的存在，使得測試向量通過合理賦值后，可能會(huì)有很多測試向量掃描切片發(fā)生重疊。測試向量掃描切片是指測試向量中在某一拍需要移入掃描鏈的數(shù)據(jù)。因此，測試向量掃描切片所包含的位數(shù)應(yīng)該是芯核內(nèi)部掃描鏈的數(shù)目。從測試向量掃描切片的概念可以看出，對于測試向量而言，掃描輸出時(shí)，每一個(gè)節(jié)拍對應(yīng)于一個(gè)測試向量切片。測試向量切片重疊是指多個(gè)不同時(shí)間對應(yīng)的測試向量切片完全相等。重疊是因?yàn)橥ㄟ^一個(gè)適當(dāng)?shù)臋C(jī)制可以使得他們數(shù)據(jù)在時(shí)間上可以疊合在一起，減少測試時(shí)間。通過對芯片測試向量的研究，表明測試向量掃描切片在連續(xù)時(shí)間段內(nèi)發(fā)生重疊的可能性是非常大的。這一重疊特性可以被利用來減少測試時(shí)間。

發(fā)明內(nèi)容
本發(fā)明將提出一種實(shí)時(shí)的并行包裝電路和方法。利用該包裝電路中的掃描單元，組合成一個(gè)新的測試向量生成電路，該生成電路有效的利用了測試向量掃描切片在連續(xù)時(shí)間段內(nèi)重疊現(xiàn)象比較普遍的特點(diǎn)，這樣不僅可以減少測試時(shí)間，而且由于重疊現(xiàn)象，使得相鄰時(shí)間切片上跳變率特別低，從而也減少了測試功耗。
利用測試向量切片重疊特征來減少測試時(shí)間，測試向量變換方法通過對測試向量切片劃分和賦值，使得測試向量切片相等。
本發(fā)明提出一種新的并行包裝電路和向量變換方法。并行包裝方法能夠在片上實(shí)時(shí)產(chǎn)生測試向量，向量變換方法能夠保證取得較大壓縮率和盡可能減少測試功耗。從而達(dá)到減少測試時(shí)間和測試功耗的雙重目的。
本發(fā)明目的之一在于提供一種并行包裝電路。該電路通過利用芯核掃描鏈上的包裝掃描單元組成外部掃描鏈，利用外部掃描鏈來生成測試向量，減少測試時(shí)間。
本發(fā)明目的之二在于提供測試向量變換方法。利用該變換方法可以對測試向量中的不確定位進(jìn)行賦值，從而保證所設(shè)計(jì)的并行電路能夠取得盡可能大的測試時(shí)間減少效果，而且通過不確定位賦值可以減少測試向量上跳變率，達(dá)到減少測試功耗的目的。
本發(fā)明的另一個(gè)目的在于提供一種測試向量變換方法。該測試向量變換方法的目的在于使得測試向量達(dá)到最大重疊。
發(fā)明技術(shù)方案本發(fā)明提出一種芯核的并行包裝電路和測試向量變換方法。并行包裝電路是基于包裝掃描單元，通過重新組合設(shè)計(jì)包裝掃描單元來生成包裝電路。
芯片的包裝主要是為了解決數(shù)據(jù)測試向量傳輸時(shí)，測試訪問接口機(jī)制(TAM)的帶寬和芯核測試時(shí)需要的信號個(gè)數(shù)之間不匹配而設(shè)計(jì)的匹配電路。當(dāng)然，它還可以同時(shí)提供芯核的獨(dú)立訪問能力。關(guān)于后面這一點(diǎn)，IEEEP1500標(biāo)準(zhǔn)提議已經(jīng)詳細(xì)討論。如附圖1所述，包裝電路連接在測試訪問接口和芯核之間。包裝電路在邏輯上包含了兩個(gè)部分標(biāo)號為110的輸入接口上的包裝電路和標(biāo)號為120的輸出接口包裝電路。輸入接口包裝電路用于匹配掃描輸入接口處的帶寬，輸出接口包裝電路用于匹配掃描輸出接口處的帶寬。
本發(fā)明提出的包裝電路較通常使用的串行包裝不一樣。這使得它不僅能夠節(jié)省測試時(shí)間還能夠節(jié)省測試功耗。
本發(fā)明提出的包裝電路如圖2所示。如果芯核可測試設(shè)計(jì)中測試訪問機(jī)制接口線寬度為W，芯核內(nèi)部掃描鏈數(shù)目為I，它主要由三個(gè)部分組成(1)W個(gè)外部掃描鏈，W個(gè)外部掃描鏈中共包含I個(gè)包裝掃描單元。包裝掃描單元可以是通常在可測性設(shè)計(jì)中應(yīng)用比較普遍的掃描觸發(fā)器。包裝掃描單元的個(gè)數(shù)和芯核內(nèi)部掃描鏈的個(gè)數(shù)相等。通常來說，為了使得內(nèi)部掃描鏈具有可控制性，在做包裝電路的時(shí)候芯核的每一個(gè)管腳都需要外接一個(gè)包裝掃描單元。對于所有掃描鏈輸入對應(yīng)管腳上的包裝掃描單元，如果連接起來就會(huì)組成芯核外部掃描鏈。如果，根據(jù)實(shí)際的測試訪問接口的帶寬來劃分外部掃描鏈的個(gè)數(shù)，就可以實(shí)現(xiàn)并行包裝了。并行包裝的原理是將芯核內(nèi)部掃描鏈的輸入端連接到一個(gè)外部掃描鏈上，如果芯核內(nèi)部掃描鏈需要裝載測試向量，那么，只需要先將測試向量裝載到外部掃描鏈，然后，激發(fā)一個(gè)內(nèi)部掃描鏈時(shí)鐘，將外部掃描鏈內(nèi)的值同時(shí)裝載到內(nèi)部掃描鏈。正是因?yàn)槎鄠€(gè)內(nèi)部掃描鏈測試向量的裝載是并行的，所以本發(fā)明提出的電路稱為并行包裝電路。
(2)W個(gè)多輸入特征移位寄存器(MISR)。掃描鏈輸入端包含包裝掃描單元，輸出端也需要有包裝掃描單元。然而，這些掃描單元不是簡單的串連在一起組成一個(gè)掃描鏈，而是適當(dāng)增加一些邏輯，主要是異或門，來構(gòu)成多輸入特征移位寄存器。W個(gè)MISR串連在一起，組成一個(gè)大的MISR，這樣做的目的是通過增加MISR的階數(shù)來減少M(fèi)ISR的混淆率。W個(gè)MISR的最高階寄存器的輸出連接到測試訪問機(jī)制接口上，這樣通過這些寄存器的輸出就可以將MISR中的壓縮特征結(jié)果卸載到測試設(shè)備上進(jìn)行比較。
(3)一個(gè)控制電路U。該電路用于產(chǎn)生內(nèi)部掃描鏈和外部掃描鏈的控制時(shí)鐘信號。它有輸入信號時(shí)鐘CLK和模式選擇信號mode。它有兩個(gè)輸出信號時(shí)鐘CLK1用于為外部掃描鏈提供時(shí)鐘，時(shí)鐘CLK2用于為內(nèi)部掃描鏈提供時(shí)鐘。當(dāng)mode為0時(shí)，CLK1上有時(shí)鐘信號，CLK2值恒保持為1。當(dāng)mode為1時(shí)，CLK2上有時(shí)鐘信號，CLK1值恒保持為0。
并行包裝電路利用測試向量中不確定位比較多特點(diǎn)，通過測試向量切片重疊來減少需要移入測試訪問機(jī)制的數(shù)據(jù)，減少測試時(shí)間。測試向量變換方法可以使得上述包裝電路能夠充分利用掃描向量切片重疊這一特性，測試向量轉(zhuǎn)換方法通過對不確定位賦值使得向量切片重疊。
為了配合并行包裝電路完成測試，需要有一個(gè)測試數(shù)據(jù)裝載流程，該流程分為兩步首先要將數(shù)據(jù)裝載到包裝電路內(nèi)的外部掃描鏈中，然后再將外部掃描鏈中的數(shù)據(jù)并行裝載到內(nèi)部掃描鏈中。這兩個(gè)步驟和具體的控制信號如下描述(1)置mode＝0，CLK1上有時(shí)鐘信號，CLK2值恒保持為1。這個(gè)時(shí)候，外部掃描鏈出于工作狀態(tài)，芯核內(nèi)部掃描鏈處于冷凍狀態(tài)。測試向量掃描切片中數(shù)據(jù)首先通過TAM移入外部掃描鏈。輸出接口部分，多個(gè)MISR串接成一個(gè)MISR，串連可以增加MISR的級數(shù)，從而減少M(fèi)ISR的混淆率。MISR處于壓縮狀態(tài)，MISR中的輸出數(shù)據(jù)通過TAM傳遞到測試設(shè)備(ATE)上。
(2)置mode＝1，CLK2上有時(shí)鐘信號，CLK1恒保持為1。這個(gè)時(shí)候，內(nèi)部掃描鏈處于工作狀態(tài)，存儲(chǔ)在外部掃描鏈中的數(shù)據(jù)將被冷凍。內(nèi)部掃描鏈從外部掃描鏈取得值并并行裝載到內(nèi)部掃描鏈。輸出接口部分，MISR處于壓縮狀態(tài)，MISR中的輸出數(shù)據(jù)通過TAM傳遞到測試設(shè)備上。
為了盡可能的減少測試時(shí)間，需要對測試向量進(jìn)行必要的變換。在本發(fā)明中，測試向量主要的變換是對不確定位進(jìn)行賦值。通過對不確定位進(jìn)行賦值，可以使得測試向量的重疊特性得到最大利用。
本發(fā)明提出的包裝電路能減少測試時(shí)間，從而減少了測試成本。使用該包裝電路還可以減少測試功耗，這就減少了因?yàn)闇y試而帶來的成品率方面的損失。


圖1是芯核包裝電路框架圖。
圖2是本發(fā)明并行包裝電路示例圖。
圖3是本發(fā)明中并行包裝電路中控制電路設(shè)計(jì)圖。
圖4是本發(fā)明中測試向量變換方法流程圖。
圖5是本發(fā)明中測試向量變換方法示例圖。
具體實(shí)施例方式
圖1是芯核包裝電路框架圖。它包含了三個(gè)部分標(biāo)號110和標(biāo)號120都是包裝電路，標(biāo)號130是芯核。不過，標(biāo)號110電路是處理掃描輸入的包裝電路，標(biāo)號120電路是處理輸出的包裝電路?？梢钥闯觯?dāng)芯核測試時(shí)，并不是把芯核的引腳直接連接到芯片的管腳上，而是通過測試訪問機(jī)制和包裝電路來提供和傳遞數(shù)據(jù)。其中測試訪問機(jī)制可以是測試總線，也可以是其他數(shù)據(jù)傳輸通道。一般來說，測試訪問機(jī)制能夠給每一個(gè)芯核提供的數(shù)據(jù)線的數(shù)目和芯核內(nèi)部需要的測試數(shù)據(jù)線的數(shù)目總是不匹配的。如果芯核采用全掃描設(shè)計(jì)，芯片內(nèi)部需要的測試線的數(shù)目就是內(nèi)部掃描鏈的數(shù)目。通常情況下，測試訪問機(jī)制能夠提供的測試線的數(shù)目要小于芯核內(nèi)部掃描鏈的數(shù)目。為了使得數(shù)據(jù)能夠正常傳輸，需要使用一個(gè)包裝電路來匹配。如下面這個(gè)例子，測試訪問機(jī)制能夠給芯核A4個(gè)數(shù)據(jù)線寬度使用，而芯核A內(nèi)部有8條掃描鏈，顯然不可能把4個(gè)數(shù)據(jù)線直接接到8條掃描鏈上，就需要使用包裝電路。最簡單的包裝電路就是將8條掃描鏈兩兩串連起來，串成4條掃描鏈后再和4個(gè)測試訪問機(jī)制中的數(shù)據(jù)線相連。這個(gè)例子中，描述的是一個(gè)串行包裝電路，利用該類包裝電路將使得包裝掃描鏈變成，從而增加測試時(shí)間和測試功耗。
圖2是本發(fā)明提出的并行包裝電路示例圖。圖中，芯核內(nèi)有8條內(nèi)部掃描鏈。測試訪問機(jī)制能夠提供2個(gè)數(shù)據(jù)線。這樣，圖中8個(gè)內(nèi)部掃描鏈就要被分成2組，每一組使用一個(gè)數(shù)據(jù)線。本發(fā)明中并行特性就體現(xiàn)在這一組中4個(gè)掃描鏈的連接方式是并行連接在一個(gè)外部掃描鏈上。圖中標(biāo)號210是內(nèi)部掃描鏈，標(biāo)號220是外部掃描鏈，這樣的外部掃描鏈圖2中共有2個(gè)。圖中標(biāo)號240是多輸入特征移位寄存器，這樣的MISR圖2中也有2個(gè)。圖中部件230是控制電路U，該電路用于根據(jù)輸入控制信號產(chǎn)生相應(yīng)時(shí)鐘信號。
并行包裝電路由外部掃描鏈、內(nèi)部掃描鏈、多輸入特征移位寄存器以及控制電路組成，外部掃描鏈接收TAM信號后輸出到內(nèi)部掃描鏈，內(nèi)部掃描鏈再輸出到多輸入特征移位寄存器，再由多輸入特征移位寄存器輸出。控制電路接收mode和CLK信號，分別控制外部掃描鏈和芯核。
外部掃描鏈由包裝單元串行連接而成，內(nèi)部掃描鏈由內(nèi)部掃描寄存器串行連接而成，多輸入特征移位寄存器由包裝單元和一些異或門構(gòu)成。其中，多輸入特征移位寄存器設(shè)計(jì)可以參考下列文獻(xiàn)“Testing by Feedback Shift Register”，by R.David，published in IEEETransaction on Computers，pp.669-673，July，1980.
圖3是圖2中控制電路的詳細(xì)設(shè)計(jì)圖。它實(shí)際上由標(biāo)號310和標(biāo)號320兩個(gè)與非門和標(biāo)號330一個(gè)非門構(gòu)成?？刂齐娐罚ㄟ^一個(gè)輸入模式信號和一個(gè)時(shí)鐘信號來生成兩個(gè)交替工作的時(shí)鐘，這兩個(gè)時(shí)鐘信號一個(gè)供應(yīng)給外部掃描鏈，另一個(gè)供應(yīng)給芯核內(nèi)部掃描鏈。
CLK信號輸入到與非門310和320，模式信號mode輸入到與非門320，另外再經(jīng)過非門330輸入到與非門310。CLK1和CLK2是由模式信號mode控制的時(shí)鐘信號。他們的邏輯控制關(guān)系如下

其中，處于正常工作狀態(tài)是指掃描鏈上有時(shí)鐘驅(qū)動(dòng)，掃描鏈進(jìn)行移位操作。被冷凍是指掃描鏈上沒有時(shí)鐘信號，掃描單元內(nèi)值保持不變。MISR處于卸載數(shù)據(jù)狀態(tài)是值其輸入保持不變，通過MISR的單輸出將存儲(chǔ)在MISR內(nèi)掃描單元上的值卸載到TAM上。MISR處于壓縮和卸載狀態(tài)是指MISR輸入接受芯核內(nèi)部掃描鏈輸出卸載出來的掃描單元的值，同時(shí)MISR通過單輸出將存儲(chǔ)在掃描單元內(nèi)的特征值卸載到TAM上。
圖4是本發(fā)明中測試向量變換方法流程圖。圖5是利用圖4中方法實(shí)現(xiàn)的一個(gè)實(shí)際示例。通過對圖5的解釋可以詳細(xì)了解本發(fā)明中提出的測試向量變換方法的工作過程。下面就結(jié)合圖4來描述圖5的具體實(shí)現(xiàn)示例首先，將i和j的值都置為0i＝j(luò)＝0；第一個(gè)循環(huán)(1)掃描切片S0＝[1XX1]，S＝{S0}，考察S1＝[XX11]，S1和S0兼容，所以i＝1，繼續(xù)向后匹配；(2)掃描切片S1＝[XX11]，S＝{S0，S1}，考察S2＝[11X1]，S2和S1，S0都兼容，所以i＝2，繼續(xù)向后匹配；(3)掃描切片S2＝[11X1]，S＝{S0，S1，S2}，考察S3＝
，S2和S3不兼容。第一次循環(huán)停止。如圖5中標(biāo)號520就是第一個(gè)最大兼容子塊；
(4)對標(biāo)號520子塊中的不確定位進(jìn)行賦值，賦值后的結(jié)果如標(biāo)號521所示。
第二個(gè)循環(huán)(5)掃描切片S3＝
，S＝{S3}，考察S4＝[XXXX]，S4和S3兼容，所以i＝4，繼續(xù)向后匹配；(6)掃描切片S4＝[XXXX]，S＝{S3，S4}，考察S5＝
，S5和S3、S4都兼容，所以i＝5，繼續(xù)向后匹配；(7)掃描切片S5＝
，S＝{S3，S4，S5}，考察S6＝[XX0X]，S6和S3、S4、S5都兼，以i＝5，繼續(xù)向后匹配；(8)掃描切片S6＝[XX0X]，S＝{S3，S4，S5，S6}，考察S7＝[XXX1]，因?yàn)镾7和S5不兼容，所以第二次循環(huán)停止。如圖5中標(biāo)號530就是第二個(gè)最大兼容子塊；(9)對標(biāo)號530子塊中的不確定位進(jìn)行賦值，賦值后的向量如標(biāo)號531所示。
第三個(gè)循環(huán)(10)掃描切片S7＝[XXX1]，S＝{S7}，考察S8＝[XX01]，顯然S8和S7兼容，所以i＝8，繼續(xù)向后匹配；(11)掃描切片S8＝[XX01]，S＝{S7，S8}，考察S9＝
，S9和S7、S8都兼容，所以i＝9，此時(shí)i＝Max-1；匹配程序結(jié)束。得到標(biāo)號540所示第三個(gè)最大兼容子塊；(12)對標(biāo)號540子塊中的不確定位進(jìn)行賦值，賦值后的向量如標(biāo)號541所示。
該方法包含下面幾個(gè)步驟步驟S1開始；步驟S2i＝0，j＝0，兼容集合S＝{}，Max是整個(gè)測試向量中掃描切片的數(shù)目。S0，...，SMax-1是Max個(gè)掃描切片。掃描切片的定義可以參考發(fā)明文本。如果測試向量中包含多個(gè)測試圖像，那么Max就是所有測試圖像按照測試次序先后串接在一起后組成的新測試圖像中掃描切片的個(gè)數(shù)。兼容集合S用于記錄從Si開始的，最大可兼容的掃描切片集合；步驟S3從Si開始，S＝{Si}，j＝I；步驟S4判斷Si+1和S中所有元素是否兼容，如果兼容，則跳轉(zhuǎn)到步驟S5，否則跳轉(zhuǎn)到步驟S7。任意兩個(gè)切片Si和Si+1這兩個(gè)掃描切片兼容是指，任取k，那么下列三個(gè)條件中(1)Sik＝Si+1k；(2)Sik為X；(3)Si+1k為X；至少有一個(gè)成立；步驟S5將Si+1加入S中，i＝i+1。這一步是向后繼續(xù)尋找可兼容的掃描切片；步驟S6判斷i是否小于Max-1，如果i小于Max-1，說明仍然有掃描切片可進(jìn)行兼容匹配，所以跳轉(zhuǎn)到步驟S4，繼續(xù)向后做兼容匹配；否則跳轉(zhuǎn)到步驟S10，說明已經(jīng)所有掃描切片已經(jīng)做完兼容匹配，整個(gè)方法流程結(jié)束；步驟S7對Sj，...，Si中不確定位進(jìn)行賦值，賦值后，使得Sj，...，Si掃描切片值相等，賦值過程可用參考下面流程(1)如果Sik為X且Si+1k不為X，那么Sik＝Si+1k；(2)如果Si+1k為X且Sik不為X，那么Si+1k＝Sik；(3)如果Sik和Si+1k都為X，那么X值保留，等待以后的處理步驟賦值；其中，Sik表示Si中第k位。
步驟S8i＝i+1；步驟S9判斷i是否小于Max-1，如果i小于Max-1則表示X位賦值方法還沒有結(jié)束，則跳轉(zhuǎn)到步驟S3，否則表示X位賦值方法已經(jīng)結(jié)束，跳轉(zhuǎn)到步驟S7，該步驟用于控制賦值方法的結(jié)束；步驟S10方法結(jié)束。
步驟S3到步驟S9包含了尋找一個(gè)從當(dāng)前掃描切片出發(fā)的最大可兼容掃描切片集和對這個(gè)最大可兼容掃描切片集中X位進(jìn)行賦值的過程。該方法可由編寫的程序自動(dòng)實(shí)現(xiàn)。
將上述三個(gè)循環(huán)變換后的測試向量組合起來，得到轉(zhuǎn)換后的測試向量，該測試向量如圖5中標(biāo)號550處所示。
本發(fā)明提出了一種應(yīng)用于系統(tǒng)級芯片測試中的芯核包裝電路。應(yīng)用該包裝電路，可以取得較少的測試時(shí)間和較低的測試功耗。本發(fā)明中所提出的芯核包裝電路是一種非侵入性的。在系統(tǒng)級芯片設(shè)計(jì)中，通常會(huì)遇到一些不可知結(jié)構(gòu)的硬核，這些電路中邏輯設(shè)計(jì)和可測性設(shè)計(jì)都是不可修改的。本發(fā)明包裝電路具有和待測電路邏輯和結(jié)果無關(guān)的特性，使得該電路可無縫融入了整個(gè)系統(tǒng)級芯片設(shè)計(jì)流程中。當(dāng)然，本發(fā)明提出的技術(shù)對于一般的大規(guī)模集成電路而言一樣有效。不僅可以減少測試時(shí)間，從而減少了測試成本，提高了產(chǎn)品的市場競爭力，而且可以減少測試功耗，從而減少因?yàn)闇y試帶來的芯片缺陷。
權(quán)利要求
1.一種芯核測試向量變換方法，該方法的特征在于，利用測試向量切片重疊特征來減少測試時(shí)間，測試向量變換方法通過對測試向量切片劃分和賦值，使得測試向量切片相等。
2.根據(jù)權(quán)利要求數(shù)1所述測試向量變換方法，其特征在于，由如下一些步驟組成步驟S1開始；步驟S2i＝0，j＝0，兼容集合S＝{}，Max是整個(gè)測試向量中掃描切片的數(shù)目；步驟S3從Si開始，S＝{Si}，j＝i；步驟S4判斷Si+1和S是否中所有元素兼容，如果兼容，則跳轉(zhuǎn)到步驟S5，否則跳轉(zhuǎn)到步驟S7；步驟S5將Si+1加入S中，i＝i+1；步驟S6判斷i是否小于Max-1，如果i小于Max-1，跳轉(zhuǎn)到步驟S4，否則跳轉(zhuǎn)到步驟S10；步驟S7對Sj，...，Si中不確定位進(jìn)行賦值，賦值后，使得Sj，...，Si掃描切片值相等；步驟S8i＝i+1；步驟S9判斷i是否小于Max-1，如果i小于Max-1，跳轉(zhuǎn)到步驟S3，否則跳轉(zhuǎn)到步驟S10；步驟S10方法結(jié)束。
3.一種芯核并行包裝電路，其特點(diǎn)在于，如果芯核可測試設(shè)計(jì)中測試訪問機(jī)制接口線寬度為W，芯核內(nèi)部掃描鏈數(shù)目為I，電路由三個(gè)部分組成a)W個(gè)外部掃描鏈，W個(gè)外部掃描鏈中總共含有I個(gè)包裝掃描單元；b)W個(gè)多輸入特征移位寄存器，W個(gè)多輸入特征移位寄存器的W個(gè)最高階寄存器的輸出連接到TAM上，W個(gè)多輸入特征移位寄存器通過最高階寄存器連接在一起；c)一個(gè)控制電路，該控制電路由兩個(gè)與非門和一個(gè)非門構(gòu)成。
4.根據(jù)權(quán)利要求3的芯核并行包裝電路，其特點(diǎn)在于，控制電路，通過一個(gè)輸入模式信號和一個(gè)時(shí)鐘信號來生成兩個(gè)交替工作的時(shí)鐘，這兩個(gè)時(shí)鐘信號一個(gè)供應(yīng)給外部掃描鏈，另一個(gè)供應(yīng)給芯核內(nèi)部掃描鏈。
5.根據(jù)權(quán)利要求3的芯核并行包裝電路，其特點(diǎn)在于，其中，外部掃描鏈連接于內(nèi)部掃描鏈，內(nèi)部掃描鏈連接于多輸入特征移位寄存器，控制電路分別控制外部掃描鏈和芯核。
6.根據(jù)權(quán)利要求3的芯核并行包裝電路，其特點(diǎn)在于，外部掃描鏈由包裝單元串行連接而成，內(nèi)部掃描鏈由內(nèi)部掃描寄存器串行連接而成，多輸入特征移位寄存器由包裝單元和異或門構(gòu)成。
全文摘要
本發(fā)明涉及大規(guī)模集成電路測試技術(shù)領(lǐng)域的一種應(yīng)用于系統(tǒng)級芯片測試中的芯核并行包裝電路和方法。芯核并行包裝電路由三個(gè)部分組成外部掃描鏈、多輸入特征移位寄存器、控制電路。并行包裝電路利用測試向量中不確定位比較多特點(diǎn)，通過測試向量切片重疊來減少需要移入測試訪問機(jī)制的數(shù)據(jù)，減少測試時(shí)間。測試向量變換方法可以使得上述包裝電路能夠充分利用掃描向量切片重疊這一特性，測試向量轉(zhuǎn)換方法通過對不確定位賦值使得向量切片重疊。本發(fā)明提出的包裝電路能減少測試時(shí)間，從而減少了測試成本。使用該包裝電路還可以減少測試功耗，這就減少了因?yàn)闇y試而帶來的成品率方面的損失。
文檔編號G01R31/28GK1584618SQ20041004757
公開日2005年2月23日 申請日期2004年5月26日 優(yōu)先權(quán)日2004年5月26日
發(fā)明者韓銀和, 李曉維 申請人:中國科學(xué)院計(jì)算技術(shù)研究所