專利名稱：電阻值計算方法
技術領域：
本發(fā)明，涉及一種對半導體集成電路內部的電阻值進行計算的方法。
背景技術：
大規(guī)模半導體集成電路(LSI)，是電氣機器中不可欠缺的關鍵設備。一般來說，為了提高電氣機器的性能，會使用能高速工作的LSI。然而另一方面，能高速工作的LSI，也是高頻噪聲的發(fā)生源。
圖1表示LSI的內部模型。在LSI內部，有電阻R、電容C、電感L等，并從這里產生作為一種高頻噪聲的不希望看到的輻射噪聲(EMIElectromagnetic Interference(電磁干擾))。若此EMI漏到外部，可能會引起LSI以外的部件的誤動作。因此，必須對從LSI向外部漏出噪聲采取某些對策，但若在LSI完成之后進行噪聲檢查，當通過噪聲檢查發(fā)現有噪聲時，就得重新設計LSI，使效率降低。
噪聲雖然是分別從電感L、電容C、電阻R中產生的，但若在LSI設計之前就能對會從其中發(fā)生的EMI進行推測，則能高效地設計LSI。從而公知有，在LSI設計前對從電容C、電感L、電阻R中發(fā)生的EMI進行檢查的方法(參照專利文獻1)。
圖41為表示用電源LPE法及簡化(reduction)法、對從LSI內部的電阻發(fā)生的EMI進行推定的現有方法的圖。如圖41所示，根據掩模布圖(mask layout)信息，抽取位于外部端子VDD和外部端子VSS(圖中未表示)之間的電源線201。在抽取的電源線201上實施電源LPE法S201后，可以得知電源線201是由什么樣的電阻構成的，可以獲得布局后網表(post layout net list)202。還有，對布局后網表，通過實施簡化法S202，可將多個電阻計算變?yōu)?個電阻，并求得實際電阻值。
另外，圖42為表示用主干電源配線的電源電阻對從LSI內部的電阻發(fā)生的EMI進行推定的現有方法的圖。如圖42所示，根據作為與具有規(guī)定值以上的配線寬度的干線電源相關的信息的干線電源WL211、和具有每個表面的電阻信息的表面電阻212，通過電源電阻計算S211，計算出電源電阻213。由于主干線作為電源電路網是很簡單的，因此能用LPE法和簡化法，將多個電阻作為1個電阻計算出來。還有對于電源電阻213，通過推定模塊S212，對考慮了細線電源配線后的值進行附加必要系數的處理，獲得電阻Ri。
專利文獻1特開2003-30273號公報然而，現有的方法中，有如下問題。
首先，使用電源LPE法及簡化法的現有方法中，將電路內的多個電阻計算成為1個電阻。但是，若在內置有成千上萬個晶體管的巨型系統LSI中，即使使用簡化法，由于計算機的處理能力所限，計算出1個電阻也是極困難的。另外還有一個問題，由于需要龐大的運算處理，因此需要非常長的時間。
另外，在使用主干電源配線的電源電阻的現有方法中，由于只抽取主干電源配線以求取電阻，因此即使對于由多個電阻構成的復雜電路，也能大概地求出電阻值。然而，由于沒有考慮主干電源配線以外的電阻，因此一個問題就是，電阻值的計算精度較低。
鑒于上述問題，本發(fā)明的課題就是，能以與現有技術相比高精度且短時間計算半導體電路的內部電阻值。

發(fā)明內容
為了解決所述課題，本發(fā)明作為對一種半導體集成電路的內部電阻值進行計算的方法，該半導體集成電路具備分別與第1及第2外部端子電連接的第1及第2電源配線；和，連接于所述第1及第2電源配線之間、具有晶體管或者去耦電容的多個單元，該方法具備根據所述半導體集成電路的掩模布圖信息，對作為所述第1及第2電源配線的電阻值的第1電阻值進行計算的第1工序；根據所述掩模布圖信息，對作為所述多個單元所具有的去耦電容的電阻值的第2電阻值進行計算的第2工序；根據所述掩模布圖信息，對作為所述多個單元所具有的晶體管的電阻值的第3電阻值進行計算的第3工序；以及，根據所述第1～第3工序中分別得到的所述第1～第3電阻值，對所述第1及第2外部端子間的電阻值進行計算的第4工序。
通過本發(fā)明，作為電源配線的電阻值的第1電阻值、作為去耦電容的電阻值的第2電阻值和作為晶體管電阻值的第3電阻值，可以分別計算出來。然后，根據這第1～第3電阻值，外部端子間的電阻值也能計算出來。從而，能夠以更高精度和更短時間，求取半導體集成電路的內部電阻值。
另外，所述本發(fā)明中的電阻值計算方法，優(yōu)選為當設所述第1～第3電阻值分別為Rline、Rcap、Rcoms時，所述第4工序中計算的電阻值Ri通過Ri＝Rline+(1/(1/Rmos+1/Rcap))計算出來。
另外，所述本發(fā)明的電阻值計算方法中的第1工序，優(yōu)選為對所述第1及第2電源配線，分別實施以下步驟假設所述多個單元中分別流有電流，對每個單元分別求取此時流過該單元的電流值、和該電源配線中的壓降值的步驟；根據求出的電流值及壓降值，對電阻值分別進行計算的步驟；以及，將求出的各電阻值并聯連接的情況下的總電阻值，作為該電源配線的電阻值求取的步驟，且用對所述第1及第2電源配線分別求出的電阻值，求取所述第1電阻值。
另外，所述本發(fā)明的電阻值計算方法中的第1工序，優(yōu)先為對所述第1及第2電源配線，分別實施以下步驟假設所述多個單元中流有電流，計算流過各單元的電流總和、和各單元的壓降值的平均值驟；和，根據求出的電流總和及壓降值的平均值，對該電源配線的電阻值進行計算的步驟，且用對所述第1及第2電源配線分別求出的電阻值，求取所述第1電阻值。
再有，所述第1工序中，優(yōu)選進行IR-DROP仿真，并求出電源配線或單元中的壓降值。
另外，所述本發(fā)明中的電阻值計算方法中的第2工序，優(yōu)選具備以下步驟對所述掩模布圖信息進行LPE處理，并對具有去耦電容的各單元，收集電阻信息的步驟；根據獲取的電阻信息，分別求取具有所述去耦電容的各單元的電阻值的步驟；以及，將求出的各電阻值并聯連接的情況下的總電阻值，作為所述第2電阻值求取的步驟。
另外，所述本發(fā)明中的電阻值計算方法中的第3工序，優(yōu)選具備以下步驟按種類，將單元的電阻值作為特定單元電阻來求取的步驟；將所述半導體集成電路中包含的單元的各種類的個數，作為特定單元個數來求取的步驟；用求出的特定單元電阻及特定單元個數，對所述半導體集成電路中包含的電阻值，按種類進行計算的步驟；以及，將求出的各電阻值并聯連接的情況下的總電阻值，作為所述第3電阻值求取的步驟。
再有，當求取所述特定單元電阻時，優(yōu)選將該種類的單元所具有的晶體管的柵極寬的平均值，作為柵極寬統計信息求??；將該種類的單元具有的晶體管串聯連接的個數的平均值，作為單元內部串聯系數統計信息求??；將該種類的單元具有的晶體管并聯連接的個數的平均值，作為多段單元系數統計信息求?。皇褂盟鰱艠O寬統計信息、單元內部串聯系數統計信息及多段單元系數統計信息和所述晶體管ON的概率的輸入狀態(tài)概率以及預定的柵極寬的晶體管的ON電阻值，對該種類的單元的特定單元電阻進行計算。
再有，當設輸入狀態(tài)概率為α、單元內部串聯系數統計信息為γ、ON電阻值為a、預定的柵極寬為w、柵極寬統計信息為b、多段單元系數統計信息為β時，特定單元電阻c優(yōu)選為通過c＝(α×γ×a×w/b)/β來計算。
另外，所述本發(fā)明中的電阻值計算方法中的第3工序，優(yōu)選為具備以下步驟作為特定單元電阻只求取一種單元的電阻值的步驟；求取所述半導體集成電路所包含的單元的個數的步驟；以及，在將所述特定單元電阻僅以求出的個數并聯連接的情況下的總電阻值，作為所述第3電阻值求取的步驟。
再有，當求取所述特定單元電阻時，優(yōu)選將該種單元具有的晶體管的柵極寬的平均值作為柵極寬統計信息來求?。粚⒃摲N單元具有的晶體管串聯連接的個數的平均值作為單元內部串聯系數統計信息來求??；將該種單元具有的晶體管并聯連接的個數的平均值作為多段單元系數統計信息來求??；使用所述柵極寬統計信息、單元內部串聯系數統計信息及多段單元系數統計信息、和作為所述晶體管導通的概率的輸入狀態(tài)概率以及預定的柵極寬的晶體管的導通電阻值，對該種類單元的特定單元電阻進行計算。
再有，當設輸入狀態(tài)概率為α、單元內部串聯系數統計信息為γ、ON電阻值為a、預定的柵極寬為w、柵極寬統計信息為b、多段單元系數統計信息為β時，特定單元電阻c優(yōu)選為通過c＝(α×γ×a×w/b)/β來計算。
通過本發(fā)明，由于能夠以高精度和短時間對存在于LSI內部的電阻進行求取，從而能推定從LSI內部產生的EMI，因此即使對于大規(guī)?；?、高速化的LSI，也不必對LSI設計進行重新考慮。


圖1為將LSI的內部模型化的圖。
圖2為成為本發(fā)明的電阻值計算方法的前提的LSI的內部結構的示意圖。
圖3為表示圖2中的3個系統的電連接關系的圖。
圖4為用于實施有關本發(fā)明的第1實施方式中的電阻值計算方法的結構的整體圖。
圖5為成為配線電阻計算的前提的結構圖。
圖6為表示配線電阻計算處理的圖。
圖7為用于簡要說明其他的配線電阻計算處理的圖。
圖8為用于用具體數值對配線電阻計算處理進行說明的圖。
圖9為示意性表示去耦電容電阻的計算處理的圖。
圖10為用于對模擬進行說明的圖。
圖11為表示MOS電阻的計算處理的圖。
圖12為表示MOS電阻的計算處理的圖。
圖13為具有串聯連接的單元的一個示例。
圖14為用于對多段單元系數統計信息進行說明的圖，(a)為多段單元的符號圖、(b)為其等價電阻模型的一個示例。
圖15為用于對輸入狀態(tài)概率進行說明的圖，(a)為MOS晶體管的符號圖、(b)為其典型等價模型。
圖16為表示元件的圖。
圖17為圖16(a)的元件的電路設計的示例。
圖18為表示在圖17中輸入的各組合與晶體管的動作之間的關系的圖。
圖19為圖16(b)的元件的電路設計的示例。
圖20為表示有關本發(fā)明的第2實施方式的處理的圖。
圖21為用于對本發(fā)明的第3實施方式中的簡化進行說明的圖。
圖22為表示有關本發(fā)明的第4實施方式的處理的圖。
圖23為表示分布有CAP的芯片的圖。
圖24為表示有關本發(fā)明的第5實施方式的處理的圖。
圖25為表示有關本發(fā)明的第5實施方式的處理的圖。
圖26為表示有關本發(fā)明的第6實施方式的處理的圖。
圖27為表示有關本發(fā)明的第7實施方式的處理的圖。
圖28為表示有關本發(fā)明的第7實施方式的處理的圖。
圖29為表示有關本發(fā)明的第8實施方式的處理的圖。
圖30為表示有關本發(fā)明的第9實施方式的處理的圖。
圖31為表示有關本發(fā)明的第9實施方式的處理的圖。
圖32為示意性表示LSI的階層結構的圖。
圖33為將具有階層結構的LSI內部的電阻模型化后的圖。
圖34為表示有關本發(fā)明的第10實施方式的處理的圖。
圖35為進行對塊的電源切斷的LSI的示意圖。
圖36為組入寄生電阻的LSI內部模型。
圖37為將電阻及電容離散模型化后的LSI內部模型。
圖38為表示有關本發(fā)明的第12實施方式的處理的圖。
圖39為用于對配線電阻分割處理進行說明的圖。
圖40為將電阻及電容離散模型化后的LSI內部模型的另一個示例。
圖41為表示使用電源LPE及簡化的現有方法的圖。
圖42為表示使用主干電源配線的電源電阻的現有方法的圖。
圖中VDD-外部端子(第1外部端子)，VSS-外部端子(第2外部端子)，Rline-配線電阻(第1電阻值)，Rcap-電容電阻(第2電阻值)，Rmos-MOS電阻(第3電阻值)，Ri-LSI的內部電阻，2-LSI(半導體集成電路)，21-電源配線(第1電源配線)，22-地配線(第2電源配線)，23-CAP，24-CIRCUIT，31掩模布圖信息具體實施方式
以下，對本發(fā)明的實施方式，參照附圖進行說明。再者，以下的說明中，對于與背景技術的各項中說明的內容共通的構成要件，付以相同的參照符號并省略其說明。
另外本發(fā)明，也可用于EMI推定以外的目的。即，也可用于將電阻從LSI內部抽取的目的。
(第1實施方式)圖1為將半導體集成電路(LSI)的內部模型化之后的圖。圖1所示的LSI內部模型1，由電阻Ri、電容Ci及電感Lpackage構成，它們電連接于外部端子VDD和外部端子VSS之間。另外，此處流有電流Ii。這里，外部端子VDD、VSS，相當于掩模布圖上的焊盤(pad)。另外，單元(cell)是設計LSI時的最小單位，通過連接多個單元，設計LSI。
圖2是以實施本發(fā)明中的電阻值計算方法為前提的半導體集成電路(LSI)的內部結構的示意圖。圖2中表示的是，當給外部端子VDD、VSS上供給電源時在LSI2內部能得到的電阻。
本發(fā)明中，將在LSI內部得到的電阻分為如下3個分類。這些記錄于半導體集成電路的設計掩模信息種中。
首先，將電源配線及地(ground)配線，劃為第1分類。如圖2所示，作為第1電源配線的電源配線21、與作為第1外部端子的外部端子VDD相連，并且作為第2電源配線的地配線22、與作為第2外部端子的外部端子VSS電連接。
然后，將只包含去耦電容的單元，劃為第2分類。如圖2所示，設只包含去耦電容的單元為CAP23。去耦電容，由電阻R、電容C及電感L等構成。CAP23電連接為夾在電源配線21和地配線22之間。
最后，將包含晶體管的單元，劃為第3分類。如圖2所示，設包含晶體管的單元為CIRCUIT24。CIRCUIT24電連接為夾在電源配線21和地配線22之間。
圖3為表示這3個系統的電連接關系的圖。如圖3所示，設電源配線21的電阻為電源電阻Rpower、地配線22的電阻為地電阻Rground。若考慮圖2的外部端子VDD、VSS間的電阻，由于電源配線21和地配線22為串聯連接，因此設其相加后的電阻為配線電阻Rline。
另外，設由去耦電容構成的CAP23的電阻為Rcap、設由晶體管構成的CIRCUIT24的電阻為MOS電阻Rmos。若考慮圖2的外部端子VDD、VSS間的電阻，由于CAP23和CIRCUIT24并聯連接，因此電容電阻Rcap和MOS電阻Rmos也并聯連接。
這樣，分別計算出3個系統的電阻成分Rline、Rcap、Rmos，通過將其進行串聯及并聯相加處理，從而能夠計算出LSI2內部的電阻總和Ri。
圖4為用于實施有關本實施方式的電阻值計算方法的結構的整體圖。如圖4所示，輸入具有各種信息的掩模布圖信息31，通過配線電阻計算模塊32計算出作為第1電阻值的配線電阻Rline，通過去耦電容電阻計算模塊33計算出作為第2電阻的電容電阻Rcap，通過MOS電阻計算模塊34計算出作為第3電阻的MOS電阻Rmos。關于這些配線電阻計算模塊32、去耦電容電阻計算模塊33、及MOS電阻計算模塊34，在后文詳述。
然后，通過電阻計算模塊35，根據這些配線電阻Rline、電容電阻Rcap、及MOS電阻Rmos，計算出作為LSI內部電阻的總和的電阻Ri。這個計算，通過如下表達式進行。
Ri＝Rline+(1/(1/Rmos+1/Rcap))……(1)<配線電阻計算>
圖5為示意性表示成為配線電阻計算模塊32的處理的前提的結構的圖。這里雖然是對電源配線21進行說明，但對于地配線22來說，也能與電源配線21同樣地計算出電阻值。電源配線21與外部端子VDD電連接。然后，通過單元25進行動作，電流從外部端子VDD供給到電源配線21。電源配線21、外部端子VDD及單元25包含于掩模布圖信息中。
本方法的特征是利用了使用電源配線(或者地配線)的壓降分析結果的IR-Drop仿真。圖6是表示配線電阻計算的處理的圖。
為了便于計算，假設各個單元25各自流有電流的情況。此時，分別對應各單元25中流有電流，來分別求取電源配線21的電阻值。即，在圖5中，設單元25為n個，分別假定各單元1～n中流有電流，根據此時的電源配線21中的壓降值，分別求取電阻R1、R2、…Rn。電源配線21中的壓降值，例如，可通過進行IR-Drop仿真來求取。然后，由于各單元1～n中的電流的總和，相當于當全部單元中流有電流時流經電源配線21的電流，因此電源電阻Rpower，可視為是各電阻R1、R2、…、Rn并聯連接的電阻而計算出來。
即，如圖6所示，通過進行IR-Drop仿真S11，對每個單元25求出電源配線21中的壓降值26。然后，使用此壓降值26和流經單元的電流27，通過電阻計算處理S12，求取電阻值28。如上所述，由于電源電阻能作為電阻值28即R1、R2、…、Rn并聯連接的電阻進行計算，因此通過Rpower計算處理S13，得到電源電阻Rpower。
地電阻Rground也與此相同求取。可根據電源電阻Rpower和地電阻Rground，計算出配線電阻Rline。
再者，IR-Drop仿真S11中求取的壓降值，可以只是電源配線21中的壓降，另外，也可以是電源配線21中的壓降、與電連接電源配線21和單元25的配線(圖中未表示)中的壓降相加后的值。另外，求取壓降值的方法，不限于IR-Drop仿真，也可以使用其他方法。
另外，配線電阻，即電源電阻即地電阻，可如圖7所示計算出來。流經電源電阻Rpower的電流I，為引入全部單元的電流的總和Icell，是作為在IR-Drop仿真的輸入的信息。設電源電阻Rpower間的電位差ΔV，是作為IR-Drop仿真S11的輸入的供給電源電壓V0，與作為IR-Drop仿真S11的結果的、各單元中的壓降的平均值V1之差。此時，可通過下式，計算出電源電阻Rpower。
Rpower＝ΔV/Icell(ΔV＝V0-V1)當然同樣地，也能求取地電阻Rground，并由電源電阻Rpower及地電阻Rground，可以求取配線電阻Rline。
下面，用具體的數值進行說明。如圖8所示，設3個單元25a、25b、25c電連接，并在外部端子VDD上施加有1.5V的電壓。從外部端子VDD通過電源配線21直到單元25a～25c，產生壓降。由于壓降，單元25a～25c上的電壓，分別為1.39V、1.375V及1.35V。
然后，考慮流經各單元25a～25c的電流。電流I，由耗電量P及電壓V成為I＝P/V。由于現在給外部端子VDD上施加的電壓V為1.5V，因此若知道了電源配線21中消耗的耗電量P的值，則可以求得電流I。這里，耗電量P如下式所示。再者，求取耗電量P的方法也可為其他的方法。
P＝(1×C×V2×F)/2這里，C為由各單元所決定的負載電容，V為施加于電源配線VDD上的電壓值，F為決定驅動電路的速度的頻率。電壓V為1.5V，另外，設電源配線21的頻率F為200×106Hz。
若設單元25a的負載電容為6.6×10-10，則P＝(1×6.6×10-10×(1.5)2×200×106)/2＝0.15W從而，I＝0.15W/1.5V＝0.1A＝100mA即，流經單元25a中的電流為100mA，電壓為1.39V。
同樣，若設單元25b的負載電容C為8.0×10-10，則P＝(1×8.0×10-10×(1.5)2×200×106)/2＝0.18W。
從而，
I＝0.18W/1.5V＝0.12A＝120mA即，流經單元25b中的電流為120mA，電壓為1.375V。
若設單元25c的負載電容C為6.6×10-10，則其電流為100mA，電壓為1.39V。
這里，求取各單元25a～25c的電阻值。單元25a的電阻值Ra，為Ra＝(1.5V-1.39V)/0.1A＝1.1Ω同樣，單元25b、25c的電阻值Rb、Rc，分別是Rb＝(1.5V-1.375V)/0.12A＝0.92ΩRc＝(1.5V-1.35V)/0.1A＝1.5Ω從而，電源電阻Rpower，為Rpower＝1/[(1/Ra)+(1/Rb)+(1/Rc)]＝1/[(1/1.1)+(1/0.92)+(1/1.5)]＝0.37Ω這里，例如，設地電阻Rground也和電源電阻Rpower相等，則配線電阻Rline為，Rline＝Rpower+Rground＝0.37Ω+0.37Ω＝0.74Ω這樣，由于通過只抽取電源配線或地配線，不僅主干配線、連細線配線的電阻值也能計算，因此即使是復雜的配線也能將電阻值高精度地計算出來。另外，通過只抽取電源配線或地配線，還能在較短時間內求出電阻值。
<去耦電容電阻計算>
圖9為示意地表示去耦電容電阻計算模塊33的處理的圖。在圖9中，對于去耦電容設備的掩模布圖信息41，進行LPE處理S21，得到去耦電容設備的電阻信息42(布局后網表)。這里不僅能得到有關電阻的信息，還能得到有關電容C及電感L的信息。然后，對此電阻信息42實施模擬(modeling)。根據模擬S22結果得到的、由去耦電容構成的各單元的電阻值43，進行簡化S23，求取電容電阻Rcap。
用圖10，對模擬S22進行說明?，F在，假設存在由去耦電容構成的5個單元CAP A～E。對這些單元CAP A～E分別進行模擬后，可以得知存在有什么樣的電阻、電容及電感。然后，只抽取電阻(數據44)，分別求取各單元CAPA～E的電阻值。其結果，由數據44，A～E的電阻值分別為4Ω、8Ω、3Ω、2Ω、及5Ω。
這里例如，在CAP A～E之中，設用3個CAP A、2個CAP B，則求得電容電阻Rcap為，Rcap＝1/(1/4×3+1/8×2)＝1.0Ω。
如上所述，通過只考慮由去耦電容構成的單元來計算電阻值，能夠高精度且短時間地計算出電阻值。
<MOS電阻計算>
首先，對計算特定單元電阻的方法進行說明。圖11及圖12表示MOS電阻計算模塊34中的動作。圖11中，使用掩模布圖信息之中的單元間連接信息51，通過網表信息抽取處理S31，獲得LSI中使用的全部單元數52。另外，對于單元間連接信息51中包含的單元來說，晶體管的柵極寬統計信息53、單元內部串聯系數統計信息54、及多段單元系數統計信息55的各種統計信息、與輸入狀態(tài)概率56，存放于軟庫57(soft library)中。
首先，對柵極寬統計信息53進行說明。柵極寬統計信息53，為LSI中使用的單元中的晶體管的柵極寬的統計數據，這里指的是平均值。例如，當1個單元作為柵極寬具有N個值a1～aN時，設這些柵極寬的平均值ax為此單元的柵極寬統計信息。即，(a1+a2+a3+…+aN)/N＝ax當單元的種類有多個時，設對于每個種類，都有柵極寬統計信息。另外，也可不用平均值，而用N個柵極寬的值a1～aN本身作為統計信息。
接下來，對單元內部串聯系數統計信息54進行說明。單元內部串聯系數信息54，為與單元內部元件的串聯連接的段數相關的統計數據，這里指的是平均值。圖13為具有串聯連接的單元的一個示例。在圖13中，a為由P溝道晶體管構成的部分，b為由N溝道晶體管構成的部分。然后，在部分a、b中的串聯系數，即串聯連接的段數都為2。即，圖13的單元，作為串聯系數具有2個“2”，其平均值為“2”。即，圖13的單元的單元內部串聯系數統計信息為“2”。另外，也可不用平均值，而用各部分中的串聯系數自身作為統計信息。
再有，對多段單元系數統計信息55進行說明。多段單元系數統計信息55，為與單元內部的元件的并聯連接的段數相關的統計數據。這里指的是平均值。圖14中，(a)為3段的多段單元的符號圖，(b)為與其等價的電阻模型的一個示例。圖14的例中，多段單元系數、即并聯連接的段數為“3”。這是因為對相對電源配線串聯連接的晶體管組以柵極端子為單位區(qū)分的部分是3段連接的。多段單元系數是決定電阻值的參數之一，因此是很必不可少的。
下面，對輸入狀態(tài)概率56進行說明。圖15(a)為MOS晶體管的符號，圖15(b)為與MOS晶體管的典型等價模型。所謂等價模型，就是將MOS晶體管用電阻、電容等進行置換的結果。當這樣用電阻、電容等置換時，賦給柵極G的值就很重要。通過給柵極G中輸入“1”、還是輸入“0”，來改變MOS晶體管的電阻是ON電阻(導通電阻)RON、還是OFF電阻(關斷電阻)ROFF。
在本實施方式中，假設如下所示的模型，且不考慮OFF電阻ROFF。由于，ROFF＞＞RON＞＞RGROFF＞＞RON ∴ROFF→忽略RON＞＞RG ∴RG→忽略這是因此OFF電阻ROFF，與ON電阻RON相比為極大的值，因此對其的計算會耗費極多的時間。即，將單元的電阻性支路(path)的電阻值定為ON電阻RON。因此，將晶體管為ON電阻RON的概率設為輸入狀態(tài)概率56。
將上述的柵極寬統計信息53、單元內部串聯系數統計信息54、多段單元系數統計信息55、及輸入狀態(tài)概率56輸入到軟庫57中。
接著，對ON電阻值60進行說明。ON電阻值60，為半導體制造工序的值，是決定電阻值的一個參數之一，因此也是很必要的。設漏極和源極電極間施加的電壓為V、施加電壓V時流經源極及漏極電極間的電流為Ids，則ON電阻值Ron是在當晶體管為ON狀態(tài)時用電壓V除以電流Ids的結果，如下式所示。
Ron＝V/Ids特定單元信息59中，存放有半導體集成電路中包含的單元的種類信息和個數信息。特定單元電阻成分計算處理S32，從特定單元信息59指定半導體集成電路中使用的單元的種類，并從軟庫57中讀取相應的信息，并計算出特定單元電阻61。若設在某個柵極寬w下求得的ON電阻值為a、存放于軟庫57中的多段單元統計系數為β、柵極寬統計系數為b、單元內部串聯(serial)統計系數為γ、輸入狀態(tài)概率為α，特定單元電阻c通過下式計算出來。
c＝(α×β×γ×w/b)/β這樣，求出每個單元種類的特定單元電阻61。
然后如圖12所示，根據作為表示網表中包含的每個單元種類的電阻值的信息的特定單元電阻61和作為表示每個單元種類的個數的信息的特定單元個數58，通過特定單元的電阻成分并聯合并(merge)處理S33，計算出每個單元種類的電阻值。然后，用作為表示種類數的信息的全部單元數52，通過全部單元的電阻成分并聯合并處理S34，并假設每種電阻值并聯連接，而計算出作為包含晶體管的單元的電阻值的MOS電阻Rmos。
下面代入實際值進行考察。雖然圖11的單元間連接信息51中輸入有各種元件，但是這里，設輸入圖16(a)、(b)所示的2個元件。另外，設關于這2個元件的信息輸入在軟庫57中。
首先，對于圖16(a)的元件進行說明。圖17為圖16(a)的元件的電路設計的示例。用圖17，對柵極寬的計算方法進行說明。這里，為了方便，設P溝道晶體管的柵極寬為6，N溝道晶體管的柵極寬為2。首先，按每個柵極列分割單元(C1～C4)。然后，對分割的柵極列，按照溝道種類，分別計算晶體管的柵極寬。串聯(serial)連接時計算出平均值，并聯(parallel)連接時計算出累加值，并計算出P溝道、N溝道各自的柵極寬。之后，P溝道及N溝道的柵極寬的平均值為1柵極列的柵極寬。另外，各柵極列的柵極寬的平均值為單元的柵極寬、即柵極寬統計信息。
具體來說，就柵極列C1來說，P溝道柵極寬為(6+6)/2＝6、N溝道柵極寬為6+6＝12，柵極寬為(6+12)/2＝9。同樣，柵極列C2、C3的柵極寬都是4，柵極列C4的柵極寬為9。從而，全部柵極列C1～C4的柵極寬的平均值為(9+4+4+9)/4＝6.5，此值為柵極寬統計信息。
對串聯系數進行考察。所謂串聯系數，是晶體管串聯連接的段數。在圖17中，P溝道部分pa、pd的串聯系數為2、P溝道pb、pc的串聯系數為1。N溝道部分na、nb、nc、nd的串聯系數為1。P溝道部串聯系數，為P溝道部分的串聯系數的平均，即(2+2+1+1)/4＝1.5。N溝道部串聯系數，為N溝道部分的串聯系數的平均，即(1+1+1+1)/4＝1.0。然后，P溝道部串聯系數和N溝道部串聯系數之和，即1.5+1.0＝2.5，為單元內部串聯統計信息。
另外，由于多段單元系數，是單元所具有的柵極段數，因此在圖17的情況下為4。根據以上，對于圖16(a)的元件來說，在軟庫57中存放的信息為作為柵極寬統計信息53的6.5、作為單元內部串聯系數統計信息54的2.5、作為多段單元系數信息55的4。
下面，對輸入狀態(tài)概率進行考察。圖17的電路中，有3個信息輸入口A、B、C。另外，經由柵極列，有2個信息輸入口D、E。由于信息輸入口A、B、C中輸入有“0”或“1”，因此輸入的組合如圖18所示有8種情況。這里，P溝道晶體管若輸入“0”則為ON電阻并輸出“1”，若輸入“1”則為OFF電阻且沒有輸出值。另一方面，N溝道晶體管若輸入“0”則為OFF電阻且沒有輸出值，若輸入“1”則為ON電阻并輸出“0”。按照此規(guī)則，考察向信息輸入口A、B、C輸入各組合中各柵極列如何動作。
如圖18所示，可得知輸入的各組合中，各晶體管是ON電阻還是OFF電阻。這里，當串聯連接時，即使在串聯連接內只要存在1個OFF電阻，就是OFF電阻；只有當全部電阻都是ON電阻，才為ON電阻。而當并聯連接時，與串聯連接相反。即，當并聯連接時，即使在并聯連接內只存在1個ON電阻，也是ON電阻；只有全部電阻都是OFF電阻時，才為OFF電阻。
這里，若對pa進行考察，8個輸入組合之中成為ON電阻的是，(0，0，0)和(0，0，1)這2個，因此，pa為ON的概率是1/4。同樣的，可求取na、pb、nb、pc、nc的為ON的概率。
然后，由上述P溝道晶體管及N溝道晶體管的特性，也能如圖18所示那樣求取信息輸入口D、E的狀態(tài)。因此，根據D、E的狀態(tài)概率，對pd、nd也能同樣地求出為ON的概率。
然后，P溝道部輸入狀態(tài)概率，是pa、pb、pc、pd的ON概率的平均值，即，(1/4+1/2+1/2+3/8)/4＝13/32。同樣，N溝道部輸入狀態(tài)概率，為na、nb、nc、nd的ON概率的平均值，即(3/4+1/2+1/2+5/8)/4＝19/32。圖16(a)的單元的輸入狀態(tài)概率，為P溝道部輸入狀態(tài)概率和N溝道部輸入狀態(tài)概率的平均值，即，(13/32+19/32)/2＝0.5。再者，單元的輸入狀態(tài)概率，也就是CMOS邏輯電路的情況，為0.5。此次為了說明特意通過計算求出。
下面，對ON電阻值進行考察。本實施例中，設P溝道晶體管和N溝道晶體管的單位ON電阻值彼此相等。在柵極寬1μm的P溝道晶體管或者N溝道晶體管的漏極源極之間施加1.5V電壓時，當從源極流向漏極的電流為0.2A，對應柵極寬1μm的ON電阻值Ron，為Ron＝1.5V/0.2A＝7.5ΩP溝道部ON電阻為7.5Ω、N溝道部ON電阻為7.5Ω，而ON電阻值為其平均值，即7.5Ω。
用以上的值，進行特定單元電阻成分計算處理S32，計算出特定單元電阻值c。即，c＝(α×γ×a×w/b)/β
＝(0.5×2.5×7.5×1/6.5)/4＝0.36Ω這是圖16(a)的元件的特定單元電阻值61。
接下來，對圖16(b)的元件進行說明。圖16(b)的元件為所謂的反相器，若在輸入I中輸入“1”，則在輸出O中輸出“0”；另一方面若在輸入I中輸入“0”，則在輸入O中輸出“1”。即，使輸入的信息反轉的這種功能。
圖19為這種樣式的反相器的電路設計的示例。這里，為了方便，設P溝道晶體管的柵極寬為6、N溝道晶體管的柵極寬為2。二者的平均值，即(2+6)/2＝4，為柵極寬統計信息。另外，由于P溝道部串聯系數為1、N溝道部串聯系數為1，因此它們的值之和，即1+1＝2，為單元內部串聯統計信息。另外，多段單元統計信息為1。
下面求取輸入狀態(tài)概率。與圖16(a)的元件所使用的方法相同，由于求出P溝道部輸入狀態(tài)概率為1/2，N溝道部輸入狀態(tài)概率為1/2，因此，{(1/2+1/2)/2}＝0.5另外，使用與圖16(a)的元件相同的制造工序、相同的類型的晶體管，設ON電阻值也相樣為7.5Ω。
用以上的值，由c＝(α×γ×a×w/b)/β＝(0.5×2×7.5×1/4)/4＝0.47Ω作為圖19的反相器的特定單元電阻，得到0.47Ω。
此結果，對圖16(a)的元件，和圖16(b)的反相器，分別求出電阻值。
然后，在圖12中，設特定單元個數58具有內容為使用1個圖16(a)的元件和1個圖16(b)的反相器的信息，另外，設全部單元數52為使用1個圖16(a)的元件和1個圖16(b)的元件。通過全部單元的電阻成分并聯合并處理S34，將圖16(a)的元件和圖16(b)的反相器看作并聯連接，進行計算。
1/(1/0.36+1/0.47)＝0.20即，MOS電阻Rmos為0.20Ω。
由于以上的處理結果，配線電阻Rline為0.74Ω，去耦電容電阻Rcap為1.0Ω，MOS電阻Rmos為0.20Ω，通過上述式(1)，得到Ri＝0.74+1/(1/1.0+1/0.2)＝0.91Ω通過上述本實施方式，通過將至少2個電源配線的電阻值、去耦電容的電阻值、和晶體管的電阻值分別一個一個地計算出來，能夠將它們的總和，即半導體集成電路的內部電阻值，高精度且短時間地求出。
(第2實施方式)本發(fā)明的第2實施方式，配線電阻計算模塊32中的處理、即求取配線電阻的方法，與上述的第1實施方式不同。在本實施方式中，從由于單元中流有電流而產生的電源配線中的壓降值的平均值、和流經各單元中的全部電流，求取電源配線電阻。除此以外，只要沒有特別說明，都與第1實施方式基本相同。
本實施方式中的處理，大致與如圖7所示相同。流經電源電阻Rpower的電流I為引入全部單元的電流的總和Icell，其值可由在IR-Drop仿真中作為輸入的單元各自的電流信息容易地計算出來。另外，設外部端子VDD和單元之間的電位差ΔV，為在IR-Drop仿真中作為輸入的供給電源電壓V0、與IR-Drop仿真的結果所得到的各單元的壓降值的平均值V1之差。用ΔV及I、通過下式，計算出電源電阻Rpower。
Rpower＝ΔV/I圖20表示有關本實施方式的處理的圖。如圖20所示，通過IR-Drop仿真S11，求出由于在單元中流過電流而產生的電源配線中的壓降值26。通過平均IR-Drop計算處理S41，將壓降值26的平均值，作為平均IR-Drop值72求出。然后，通過電源電阻計算處理S42，由單元的消耗電流的總和71和平均IR-Drop值72，求出電阻值Rpower。
下面，用實際的值進行說明。在圖8中，設流經單元25a～25c的電流分別為100mA、120mA、100mA，單元25a～25c的電壓分別為1.39V、1.375V、1.35V，則平均IR-Drop值72為，
1.5-(1.39+1.375+1.35)/3＝0.13V另外，單元25a～25c中的電流總和71為，100+120+100＝320mA因此，算出電源電阻Rpower為，Rpower＝ΔV/I＝0.13/0.32＝0.41Ω當然，地電阻Rground同樣也可計算出來。
根據本實施方式，通過使用由于單元中流有電流而產生的電源配線中的壓降的平均值、和單元電流的總和，能夠以較短時間求出配線電阻。
(第3實施方式)本發(fā)明的第3實施方式，其去耦電容電阻的計算方法，與上述的第1實施方式不同。本實施方式中，求取電阻時不對單元模擬。除此以外，只要沒有特別說明，與第1實施方式基本相同。
圖9中，由進行了LPE處理S21的布局后網表42，只提取電阻值來進行簡化?，F在，設有圖21所示的這么一個電路，A-B間的電阻值，根據下式進行計算。
a+1/(1/(b+c)+1/(d+e))+f即，通過簡化，可以求出1個電阻值?，F在，設電阻值a～f分別為1、2、2、1、3、3Ω，根據上式，由于A-B間的電阻值為6Ω，因此去耦電容電阻Rcap也為6Ω。
通過本實施方式，即使存在有由沒有預先模擬的去耦電容組成的CAP時，也可以計算出電阻值。
(第4實施方式)本發(fā)明的第4實施方式，其去耦電容電阻的計算方法，與上述的第1實施方式不同。本實施方式中，對于電容單元，由其面積計算出個數，將它門看作并聯連接，以計算出去耦電容電阻。除此以外，如沒有特別說明，與第1實施方式基本相同。
圖22為有關本實施方式的去耦電容電阻計算模塊的動作圖。如圖22所示，根據電容單元面積81計算出電容單元個數82，將這些計算出個數的電容單元看作并聯連接，進行電容電阻并聯合并處理S51。由于電容單元一般都并聯配置，因此電容單元所具有的電阻也還是并聯連接的關系。從而，電容電阻并聯合并處理S51，只要將對應1個電容單元的電阻83、以電容單元個數82的數量進行并聯相加處理就行，因此能夠將去耦電容電阻Rcap通過簡單的表達式迅速計算出來。
下面用具體的值進行說明。如圖23所示，設有邊長為10mm的芯片84。由于邊長為10mm，因此芯片84的面積為100mm2。芯片84內分布的點表示CAP。設平均每個CAP的面積為0.01mm2、電阻值2Ω。這里，用面積計算方法(tool)，求取芯片84內存在有多少CAP。通過面積計算方法，可知將CAP的面積全部加起來為1mm2。即，芯片84內存在有100個CAP。因此，在圖22中，由于電容單元數82為100、每個電容單元的電阻83為2Ω，因此通過電容電阻并聯合并處理S51，求出去耦電容電阻Rcap為0.02Ω。
去耦電容設備，是為了降低噪聲等目的而插入的設備。通過本實施方式，由于將插入數量或插入面積作為參數，可將電容值和電阻值一起計算出來，因此在設計階段中，就能插入最合適數量的去耦電容。
另外，當希望以較高精度求取去耦電容電阻時，優(yōu)選將電容單元的個數或者面積、及每1電容單元的電阻值對應電容單元的種類建立庫。另一方面，為了便于計算，也可不考慮電容單元的種類，使用電容單元整體的個數或面積、和統一的電阻值。
(第5實施方式)本發(fā)明的第5實施方式，當求取單元電阻時不特定單元這點，與上述的第1及第2實施方式不同。除此以外，如沒有特別說明，與第1實施方式基本相同。
圖24及圖25為表示有關本實施方式中的MOS電阻計算模塊34中的動作的圖。與上述的第1實施方式所示的圖11及圖12不同的地方在于，不求取特定單元個數58這點。在單元電阻成分計算處理S61中，作為單元電阻91，只求出一種單元電阻值。然后在全部單元的電阻成分并聯合并處理S62中，看作將具有單元電阻91的單元，以全部單元數52的數量并聯連接，來求取MOS電阻Rmos。
再者，單元電阻91，可根據用戶的喜好從軟庫57中選擇，也可將其信息輸入到單元間連接信息51中。
通過本實施方式，由于計算量比第1實施方式有所減少，因此能在更短的時間內計算出電阻值。
(第6實施方式)本發(fā)明的第6實施方式，當求取特定單元電阻61時、使用硬庫(Hardlibrary)這一點，與上述的第1實施方式不同。除此以外，如沒有特別說明，與第1實施方式基本相同。
圖26為表示有關本實施方式的MOS電阻計算模塊34的動作的圖，為上述第1實施方式所示的圖11的一個變形例。在圖26中，通過網表抽取處理S71，從每種特定單元的掩模布圖信息101中，抽取特定單元的布局信息。再有，通過特定單元布局信息抽取處理S72，抽取每種特定單元的多段單元系數102、柵極寬103、單元內部串聯系數104的各個系數，并預先存放于硬庫105。
然后，通過特定單元電阻成分計算處理S32，用半導體集成電路中使用的特定單元的輸入狀態(tài)概率56、硬庫105、及ON電阻值60，計算出特定單元電阻61。這里從硬庫105中，對每種單元，選出多段單元系數102、柵極寬103、及單元內部串聯系數104的各個系數。將此過程，僅以特定單元的種類反復。
接下來，與圖12相同，通過特定單元的電阻成分并聯合并處理S33，用特定單元電阻61和特定單元個數58，計算出特定單元的合成電阻；再通過全部單元的電阻成分并聯合并處理S34，用特定單元的合成電阻和全部單元數52，計算出MOS電阻Rmos。
本實施方式的方法，即使在布局完成后也可以適用，能夠以更高精度對MOS電阻進行計算。
(第7實施方式)本發(fā)明的第7實施方式，在晶體管級設計中對MOS電阻進行推定這一點上，與上述的第1實施方式不同。除此以外，如沒有特別說明，與第1實施方式基本相同。配線電阻及去耦電容電阻的計算，與第1實施方式相同。
圖27及圖28為表示有關本實施方式的MOS電阻計算模塊34的動作的圖。此例中，從布局中抽取包含電阻的晶體管級的網表，并從中按每個晶體管(MOS)抽取輸入狀態(tài)概率、并聯/串聯的連接狀態(tài)、及MOS寬。然后，使用合并由工序決定的電阻值，按每個晶體管計算出MOS電阻。
首先，從掩模布圖信息111中讀取布局信息，通過網表抽取處理S81，抽取晶體管級MOS網表112及全部晶體管數113。在此網表抽取處理S81中，使用一般的LPE(Layout Parasitic Extraction)工具。
接下來，根據此晶體管級MOS網表112，通過特定晶體管的信息抽取處理S82，求取輸入狀態(tài)概率114、MOS寬115、及串聯系數116。輸入狀態(tài)概率，用仿真中使用的那樣的概率傳播方法進行計算。串聯系數116，為表示各晶體管是并聯(“1”)還是不是并聯(“0”)的系數。
接下來，用輸入狀態(tài)概率114、MOS寬115及ON電阻值117，通過特定晶體管的電阻成分計算處理S83，求取特定晶體管電阻118。具體來說，從MOS寬115使用ON電阻值117，分別對串聯系數“0”“1”求取該MOS寬的電阻值。通過將其乘以當晶體管為ON時的輸入狀態(tài)概率114，計算出有效的電阻值。
如圖28所示，特定晶體管電阻118，通過與對應的串聯系數116進行關聯，可以分成串聯系數“1”的第1特定晶體管電阻118a、和串聯系數“0”的第2特定晶體管電阻118b。根據第1特定晶體管電阻118a，用電阻成分串聯合并處理S84，求取串聯合并處理后電阻119。
接下來，通過全部晶體管的電阻成分并聯合并處理S85，根據第2特定晶體管電阻118、串聯合并處理后電阻119及全部晶體管數113，求取MOS電阻Rmos。
通過本實施方式，由于對各晶體管逐個計算出電阻值，因此能夠高精度地計算出MOS電阻。另外，通過將串聯合并和并聯合并分開進行，避免進行由復雜的電阻網絡簡化帶來的計算，從而能用簡單的表達式高速處理。
(第8實施方式)本發(fā)明的第8實施方式，在下述這一點上，與上述第1實施方式不同，即從布局中抽取包含電阻的晶體管級的網表，并將MOS置換為電阻元件，再根據施加電壓時的耗電量或消耗電流，求取MOS電阻。除此以外，如沒有特別說明，與第1實施方式基本相同。
上述圖27及圖29為表示有關本實施方式的MOS電阻計算模塊34的動作的圖。首先，如圖27所示，與上述第7實施方式相同，求取特定晶體管電阻118及晶體管級MOS網表112。然后如圖29所示，通過MOS置換處理S91，根據特定晶體管電阻118及晶體管級MOS網表112，生成只由電阻構成的晶體管級電阻網表121。具體來說，將晶體管級MOS網表112中的特定晶體管，置換為與該特定晶體管對應的電阻元件。
接下來，通過耗電量處理S92，根據電壓施加信息122及晶體管級電阻網表121，求取消耗電流123。具體來說，通過實施SPICE等的仿真來計算。然后，通過晶體管電阻成分計算處理S93，根據電壓施加信息122及消耗電流123求取MOS電阻Rmos。具體來說，通過將電壓施加信息122用消耗電流123除來計算。
通過本實施方式，由于使用基爾霍夫定律，能更高速地計算出MOS電阻。另外，即使對于不能僅以串聯合并處理和并聯合并處理就能簡化的形狀的特殊布局，也能高速地計算出MOS電阻。
(第9實施方式)本發(fā)明的第9實施方式，在下述這一點上，與上述第1實施方式不同，即預先對幾個布局求取MOS電阻和全部晶體管數，并求出晶體管數和MOS電阻的相關的統計信息，在新布局中，根據基于此統計信息的晶體管數、求出MOS電阻Rmos。除此以外，如沒有特別說明，與第1實施方式基本相同。
圖30及圖31為表示本實施方式中的MOS電阻計算模塊34的動作的圖。如圖30所示，根據柵極級或晶體管級的網表數據131，通過晶體管數計算處理S101，對全部晶體管數132進行計算。另外，根據對基于幾個布局計算得到的、輸入狀態(tài)概率統計信息133、MOS寬統計信息134、串聯系數統計信息135及ON電阻值136，通過平均晶體管電阻成分計算處理S102，預先求取平均晶體管電阻137。
然后如圖31所示，通過全部晶體管的電阻成分并聯合并處理S103，將全部晶體管數132與平均晶體管電阻137相乘，求出MOS電阻Rmos。
通過本實施方式，由于能在布局完成前對MOS電阻進行計算，因此便于給設計提供反饋。
(第10實施方式)本發(fā)明的第10實施方式，是關于階層電阻推定方法，其特征在于，將第1實施方式中的圖4所示的電阻推定方法，對LSI內的階層塊予以應用。
圖32為示意性表示LSI的階層結構的圖。如圖32所示，近來在LSI的設計中，為了獲得期望的功能，一般使用將LSI2A分割為階層塊(BLOCK A、B、C)來進行設計的方法。特別是在被稱作系統LSI的大規(guī)模LSI中，不是將系統整體一次設計，而是廣泛使用對每個功能塊進行階層分割來進行設計的方法。
本實施方式中，首先，對每個階層塊計算出電阻。然后，用計算出的每個階層塊的電阻值，求取LSI整體的電阻值。
圖33為將具有階層結構的LSI2A內部的電阻進行模型化后的圖。如圖33所示，將各階層塊BLOCKA、B、C的內部電阻分別分為4類電阻。即，電源配線電阻Rpower、地配線電阻Rground、去耦電容電阻Rcap、及MOS電阻Rmos。電源配線電阻Rpower及地配線電阻Rground通過上述各實施方式中的配線電阻計算模塊32計算出來，同樣，電容電阻Rcap通過去耦電容電阻計算模塊33計算出來，MOS電阻Rmos通過MOS電阻計算模塊34計算出來。
然后，階層塊內電阻Ra、Rb、Rc，分別用下式表示。
Ra、Rb、Rc＝Rpower+Rground+1/(1/Rcap+1/Rmos)圖34為表示本實施方式中的電阻值計算方法的圖。首先，用LSI整體的掩模布圖信息141、及表示構成該LSI的塊的種類的塊信息142，通過對每個塊的電阻計算處理S111，進行針對每個階層塊的電阻值計算。處理S111，如圖4所示進行，對全部塊，反復實施(S112)。然后，通過1個芯片電阻計算處理S113，將針對各階層塊計算出來的電阻值，對應串聯或并聯的連接關系進行合成，并計算出1個芯片的電阻值Ri。
再者，利用階層結構，當包含有多個同種階層塊時，通過再次利用已經求出的該階層塊的電阻值，可以更高速地計算出LSI的電阻。
另外如圖35所示，考慮了低耗電量的LSI2B，有時具有將特定的塊的電源切斷的控制電路26。這里例如在通常模式中，當由控制電路26切斷供給塊BLOCK B的電源時，則不對BLCOK B進行對每個塊的電阻計算處理S111?；蛘撸部捎秒娫辞袛嗫刂葡蛄浚瑏頉Q定對每個塊的電阻計算處理S111的實施。
此外，考慮電源切斷的塊的情況只是一個示例，也可能要控制對采取施加影響給等價電源那樣的動作模式的塊的電阻值。這樣，可以以較高精度來進行電阻推定。
(第11實施方式)對本發(fā)明的第11實施方式中的方法進行說明。圖36為，在圖1所示的LSI的內部模型上，添加了封裝(package)及引線接合(wire bonding)的寄生電阻的LSI內部模型。圖36的LSI內部模型1A，除了圖1中的電阻Ri、等價電源電容Ci、等價封裝電感Lpackage、及電流源Ii，還組入了封裝及引線接合的寄生電阻Rpackage。
這里，寄生電阻Rpackage為封裝固有的值，通過一次實測求取并入庫，可以較容易地導出。對于包含這種寄生電阻的LSI模型1A，依照圖4所示的順序，對電阻Ri進行推定。
通過本實施方式，考慮封裝及引線接合的寄生電阻Rpackage，可以進一步進行高精度的EMI噪聲推定。
(第12實施方式)本發(fā)明的第12實施方式，在將圖36所示的LSI內部模型1A的電阻及等價電源電容進行離散模型化這一點上，與第11實施方式不同。除此以外，如沒有特別說明，與第11實施方式基本相同。
圖37為本實施方式中使用的LSI內部模型1B，是將圖36所示的LSI內部模型1A的電阻及等價電源電容進行了離散模型化后的形式。即，將電阻Ri置換為配線電阻Rline、MOS電阻Rmos及去耦電容電阻Rcap，再將電容Ci置換為配線電容Cline、MOS電容Cmos及去耦電容電容Ccap，并進行模型化。這里，配線電阻Rline，再根據各電容和動作的MOS晶體管的位置關系，進行與Rline_A、Rline_B、Rline_C的離散模型化。
圖38為當應用圖37所示的LSI內部模型時、有關本實施方式中的電阻值計算方法的全體動作圖。如圖38所示，用掩模布圖信息31，通過配線阻抗電阻計算模塊32A計算出配線電阻Rline、通過去耦電容阻抗電阻計算模塊33A計算出電容阻抗電阻Rcap、通過MOS阻抗電阻計算模塊34A計算出MOS阻抗電阻Rmos。
對于配線電阻分割處理S121，參照示意39進行說明。如圖39所示，當MOS晶體管Cmos_B動作時，若考慮電流的供給，則有從去耦電容Ccap供給的電流、從配線電容Cline供給的電流、從沒有動作的MOSCmos_A供給的電流、及從電源焊盤(外部端子)供給的電流。
若關注去耦電容Ccap，當去耦電容從MOS晶體管Cmos_B分離時，由于考慮受到配線電阻的影響，因此視為存在配線電阻Rline_B、Rline_C。下面若關注沒有動作的Cmos_A，由于在沒有動作的MOS附近一般存在正在動作的MOS，Cmos_B和Cmos_A的距離非常短，因此可以認為不受配線電阻的影響而不推定它們之間的配線電阻。
下面若關注配線電容Cline，配線電容在全部配線中都存在，有與MOS晶體管Cmos_B距離近的、遠的等各種形式。因此，這里是估算平均配線電容的意思，在配線電阻Rline_B、Rline_C間配置配線電容Cline。這樣，對于配線電阻，基于各電容和動作的MOS晶體管的位置關系，決定配線電阻Rline_A、Rline_B、Rline_C的位置關系。
接下來，對計算方法進行具體說明。首先一開始，通過上述第1實施方式等中所說明的方法，計算出配線阻抗電阻Rline。Rline_A是從焊盤到與焊盤最近的電容的電源配線電阻，可以應用第8實施方式中MOS電阻計算中所使用的方法進行計算。即，在焊盤和離焊盤最近的電容之間的電源配線電阻網絡中，施加電壓，并由耗電量或消耗電流通過歐姆定律，計算出電源配線電阻?；蛘?，可通過看作晶體管電阻為0、電容電阻為0，來連接到電源配線電阻網絡和地配線電阻網絡，生成配線網絡，并對此使用第8實施方式的方法，計算出Rline_A。
從Rline中減去Rline_A剩下的是Rline_B、Rline_C。Rline_B、Rline_C的決定方法也是各種各樣，這里為了簡單，以Rline_B與Rline_C相等設定它們的值。這樣處理后實施配線電阻分割處理S121的結果，得到分割配線電阻Rline_A、Rline_B、Rline_C。
如上所述，依照本實施方式，通過將MOS電阻Rmos、電容電阻Rcap、及分割配線電阻Rline_A、Rline_B、Rline_C的各值，離散應用到圖37所示的LSI內部模型1B中，能夠進行更高精度的電阻推定。
再者，圖37的LSI模型和圖38的動作圖只能是一個示例，根據布局的不同，也能獲得例如圖40這樣的LSI模型1C等各種離散模型，當然也存在對應離散模型的處理。
按照上述的本發(fā)明，由于能夠以更高精度和更短時間對LSI內部的電阻進行求取，因此可以對LSI內部產生的EMI進行推定，從而提高LSI設計、制造的效率。
權利要求
1.一種電阻值計算方法，是對一種半導體集成電路的內部電阻值進行計算的方法，該半導體集成電路具備分別與第1及第2外部端子電連接的第1及第2電源配線；和分別連接于所述第1及第2電源配線之間、具有晶體管或者去耦電容的多個單元；其特征在于，具備由所述半導體集成電路的掩模布圖信息，對是所述第1及第2電源配線的電阻值的第1電阻值進行計算的第1工序；和由所述掩模布圖信息，對是所述多個單元具有的去耦電容的電阻值的第2電阻值進行計算的第2工序；和由所述掩模布圖信息，對是所述多個單元具有的晶體管的電阻值的第3電阻值進行計算的第3工序；和由所述第1～第3工序中分別得到的所述第1～第3電阻值，對所述第1及第2外部端子間的電阻值進行計算的第4工序。
2.根據權利要求1所述的電阻值計算方法，其特征在于，當設所述第1～第3電阻值，分別為Rline、Rcap、Rcoms時，所述第4工序中計算的電阻值Ri，通過公式Ri＝Rline+(1/(1/Rmos+1/Rcap))計算出來。
3.根據權利要求1所述的電阻值計算方法，其特征在于，所述第1工序，對所述第1及第2電源配線，分別實施假設所述多個單元中分別流有電流，按每個單元分別求取此時流經該單元的電流值和該電源配線中的壓降值的步驟；和由求出的電流值及壓降值，對電阻值分別進行計算的步驟；和將求出的各電阻值并聯連接的情況下的總電阻值，作為該電源配線的電阻值求取的步驟；并使用對所述第1及第2電源配線分別求出的電阻值，求取所述第1電阻值。
4.根據權利要求1所述的電阻值計算方法，其特征在于，所述第1工序，對所述第1及第2電源配線，分別實施假設所述多個單元中流有電流，將流過各單元的電流的總和、和各單元中的壓降值的平均值求出的步驟；和從求出的電流總和及壓降值的平均值，對該電源配線的電阻值進行計算的步驟；并使用對所述第1及第2電源配線分別求出的電阻值，求取所述第1電阻值。
5.根據權利要求3或4所述的電阻值計算方法，其特征在于所述第1工序中，進行IR-DROP仿真，并求出電源配線或單元中的壓降值。
6.根據權利要求1所述的電阻值計算方法，其特征在于，所述第2工序，具備以下步驟對所述掩模布圖信息進行LPE處理，并對具有去耦電容的各單元，收集電阻信息的步驟；和根據獲取的電阻信息，分別求取具有所述去耦電容的各單元的電阻值的步驟；和將求出的各電阻值并聯連接的情況下的總電阻值，作為所述第2電阻值求取的步驟。
7.根據權利要求1所述的電阻值計算方法，其特征在于，所述第3工序，具備以下步驟按種類，將單元的電阻值作為特定單元電阻來求取的步驟；和將所述半導體集成電路中包含的單元的各種類的個數，作為特定單元個數來求取的步驟；和使用求出的特定單元電阻及特定單元個數，對所述半導體集成電路中包含的電阻值，按種類進行計算的步驟；和將求出的各電阻值并聯連接的情況下的總電阻值，作為所述第3電阻值求取的步驟。
8.根據權利要求7所述的電阻值計算方法，其特征在于，當求取所述特定單元電阻時，將該種類的單元具有的晶體管的柵極寬的平均值，作為柵極寬統計信息求?。粚⒃摲N類的單元具有的晶體管串聯連接的個數的平均值，作為單元內部串聯系數統計信息求??；將該種類的單元具有的晶體管并聯連接的個數的平均值，作為多段單元系數統計信息求??；使用所述柵極寬統計信息、單元內部串聯系數統計信息及多段單元系數統計信息和為所述晶體管導通的概率的輸入狀態(tài)概率以及預定的柵極寬的晶體管的導通電阻值，對該種類的單元的特定單元電阻進行計算。
9.根據權利要求8所述的電阻值計算方法，其特征在于當設輸入狀態(tài)概率為α、單元內部串聯系數統計信息為γ、導通電阻值為a、預定的柵極寬為w、柵極寬統計信息為b、多段單元系數統計信息為β時，特定單元電阻c，通過公式c＝(α×γ×a×w/b)/β來計算。
10.根據權利要求1所述的電阻值計算方法，其特征在于，所述第3工序，具備以下步驟作為特定單元電阻，只求取一種單元的電阻值的步驟；和求取所述半導體集成電路包含的單元的個數的步驟；和將所述特定單元電阻、僅以求出的個數并聯連接的情況下的總電阻值，作為所述第3電阻值求取的步驟。
11.根據權利要求10所述的電阻值計算方法，其特征在于，當求取所述特定單元電阻時，將該種單元具有的晶體管的柵極寬的平均值，作為柵極寬統計信息來求??；將該種單元具有的晶體管串聯連接的個數的平均值，作為單元內部串聯系數統計信息來求??；將該種單元具有的晶體管并聯連接的個數的平均值，作為多段單元系數統計信息來求取；使用所述柵極寬統計信息、單元內部串聯系數統計信息及多段單元系數統計信息和為所述晶體管導通的概率的輸入狀態(tài)概率以及預定的柵極寬的晶體管的導通電阻值，對該種類單元的特定單元電阻進行計算。
12.根據權利要求11所述的電阻值計算方法，其特征在于當設輸入狀態(tài)概率為α、單元內部串聯系數統計信息為γ、導通電阻值為a、預定的柵極寬為w、柵極寬統計信息為b、多段單元系數統計信息為β時，特定單元電阻c，通過公式c＝(α×γ×a×w/b)/β計算。
全文摘要
根據半導體集成電路的掩模布圖信息(31)，分別對電源配線的電阻值(Rline)、去耦電容的電阻值(Rcap)、及晶體管的電阻值(Rmos)進行計算。根據電源配線的電阻值(Rline)、去耦電容的電阻值(Rcap)及晶體管的電阻值(Rmos)，對外部端子間的電阻值(Ri)進行計算。從而能夠以比現有技術更高的精度、更短的時間，對半導體集成電路的內部電阻值進行計算。
文檔編號G01R31/00GK1654967SQ200510007078
公開日2005年8月17日 申請日期2005年2月7日 優(yōu)先權日2004年2月9日
發(fā)明者平野將三, 島崎健二 申請人:松下電器產業(yè)株式會社