專利名稱：直接計(jì)算金氧半場(chǎng)效晶體管界面缺陷量的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體晶圓測(cè)試方式，尤指一種精確且快速的計(jì)算金氧半場(chǎng)效晶體管(MOSFET)元件中柵極氧化層(gate oxide)界面缺陷(interfacetraps)數(shù)量的方法。此法可以提供諸如柵極氧化層界面缺陷數(shù)量的計(jì)量、柵極氧化層薄膜品質(zhì)的監(jiān)測(cè)、元件有效物理通道長(zhǎng)度、超小型元件可靠性的評(píng)測(cè)等，任何與柵極氧化層界面缺陷有關(guān)的檢測(cè)分析。
背景技術(shù)：
近年來(lái)，半導(dǎo)體工藝把MOSFET元件技術(shù)由次微米、深次微米推進(jìn)到納米(nanometer)級(jí)尺度。根據(jù)美國(guó)半導(dǎo)體產(chǎn)業(yè)協(xié)會(huì)(SIA)所提出的國(guó)際半導(dǎo)體技術(shù)準(zhǔn)則(ITRS roadmap)預(yù)測(cè)——到了公元2002年，元件柵極線寬將小于0.1微米，所需采用的柵極氧化層厚度約為12-15埃(，angstrom)。然而，在這種尺寸下的柵極氧化層卻發(fā)生了一個(gè)棘手的問(wèn)題——界面缺陷(interfacetraps，Nit)發(fā)生在柵極氧化層，這會(huì)造成載子(carrier)通過(guò)通道(channel)時(shí)被此缺陷散射(scattering)，降低載子的遷移率(mobility)，影響到數(shù)字電路操作速度。然而，在如此薄的柵極氧化層中，卻沒(méi)有任何可行的方法可以用來(lái)準(zhǔn)確地計(jì)算界面缺陷(interface traps，Nit)的數(shù)量，以及用來(lái)評(píng)估超薄(在這泛指小于30埃)柵極氧化層的品質(zhì)好壞。
如熟習(xí)該元件與技術(shù)者所知，當(dāng)一MOSFET元件柵極氧化層厚度降至30埃以下，在元件電性分析時(shí)將會(huì)發(fā)生兩種常見(jiàn)的效應(yīng)——分別為直接隧穿柵極漏電流(Direct Tunneling Gate Leakage，DTGL)以及量子效應(yīng)(quantum mechanical effect)。這使得要準(zhǔn)確的進(jìn)行元件電性分析及測(cè)量變的極其困難。
傳統(tǒng)用來(lái)分析元件界面缺陷量的方法，乃是利用電容-電壓法(Capacitance——Voltage(CV)method)，此法是由Lewis M.Terman在1962年所提出(Solid-State Electronics，Vol.5(5)，p.285-199，LewisM.Terman，1962)。然而這個(gè)傳統(tǒng)的CV法無(wú)法適用于當(dāng)上述DTGL及量子效應(yīng)嚴(yán)重發(fā)生的情形。亦即，當(dāng)柵氧化層厚度降至16埃以下時(shí)，利用傳統(tǒng)的CV法無(wú)法精確地評(píng)估這種具有超薄柵氧化層元件的品質(zhì)。此外，此傳統(tǒng)CV法的缺點(diǎn)還包括，它必須采以大面積的電容測(cè)試結(jié)構(gòu)；而對(duì)超小型元件(尤以nanometer元件)測(cè)量的結(jié)果，它的解析度及準(zhǔn)確度不佳。
另一種熟悉的且可被用來(lái)分析元件界面缺陷數(shù)量的方式，乃是采以電荷泵法(Charge-Pumping(CP)method)，此法已被揭露于許多期刊之中，例如IEEE T-ED，Vol.36，p.1318-1335，P.Heremans et al.，1989；Proc.SSDM，p.841-843，S.S.Chung et al.，1993；IEEE T-ED，Vol.45，No.2，p.512-519，C.Chen et al.，1999；IEEE EDL，Vol.20，No.2，p.92-94，P.Mas son et al.，1999。然而，此法仍會(huì)受到DTGL的影響。當(dāng)柵極氧化層厚度降至直接隧穿范疇(tox＜30埃)，特別是在16埃超薄柵極氧化層界面缺陷的測(cè)量上，迄今尚無(wú)一種CP法可以準(zhǔn)確、快速、且有效地獲得令人滿意的測(cè)量結(jié)果；更遑論于12埃以下的超薄柵極氧化層。
因此，隨著半導(dǎo)體技術(shù)朝著納米世代推進(jìn)，對(duì)于超薄柵氧化層工藝技術(shù)，迫切的需要找到一個(gè)可以準(zhǔn)確、快速、且有效的計(jì)算界面缺陷數(shù)量的方法，用來(lái)評(píng)估柵極氧化層成長(zhǎng)工藝/氧化層品質(zhì)的優(yōu)劣。

發(fā)明內(nèi)容
據(jù)此，本發(fā)明的主要目的即在提供一個(gè)準(zhǔn)確、快速、且有效的方式，來(lái)獲得MOSFET元件柵極氧化層界面(指channel-gate界面)缺陷及柵極氧化層品質(zhì)正確的測(cè)試結(jié)果。
為達(dá)上述目的，本發(fā)明提供一種用于計(jì)算MOSFET元件柵極氧化層中界面缺陷數(shù)量的測(cè)量方法，該MOSFET元件包含有一源極、一漏極、一基極以及一柵極，該柵極氧化層則位于柵極的正下方，該測(cè)量方法包含有(1)該MOSFET元件三端——源極、漏極、基極，接地，柵極給定脈沖——該脈沖的最低點(diǎn)電位Vgl固定，逐漸增加該脈沖的最高點(diǎn)電位Vgh；及(2)依增頻CP法，移除CP測(cè)量漏電流——分別量得兩接近頻率的CP曲線，兩者漏電流值接近，相扣可得低漏電流的CP曲線。
本發(fā)明還提出一種用于計(jì)算MOSFET元件柵極氧化層中界面缺陷數(shù)量的測(cè)量方法，該MOSFET元件包含有一源極、一漏極、一基極以及一柵極，該柵極氧化層則位于柵極的正下方，其特征是該測(cè)量方法包含有(1)該MOSFET元件三端——源極、漏極、基極，接地，柵極給定脈沖——該脈沖的最高點(diǎn)電位Vgh固定，逐漸降低該脈沖的最低點(diǎn)電位Vgl；及(2)依增頻CP法，移除CP測(cè)量漏電流——分別量得兩接近頻率的CP曲線，兩者漏電流值接近，相扣可得低漏電流的CP曲線。
本發(fā)明提出的決定MOSFET元件柵極氧化層界面缺陷數(shù)量的方法，方法是基于傳統(tǒng)的″固定低點(diǎn)脈沖電位的CP測(cè)量″(fixed base(gate pulse)level CP measurement)法改良而成，同時(shí)利用DTGL漏電流值及正確CP電流值對(duì)頻率有不同的關(guān)系，而得出合理的測(cè)量結(jié)果。在方法的流程上，主要包括兩個(gè)步驟(1)建構(gòu)一個(gè)適合低漏電的測(cè)量區(qū)間；(2)以低漏電流CP法去除寄生的隧穿漏電流。其中，第一步驟僅為找出一個(gè)可以適合柵極脈沖(gate pulse)偏壓(Vgl及Vgh)的給定區(qū)間；而第二步驟即是以(a)高低頻CP測(cè)量方法或(b)增頻CP測(cè)量方法來(lái)進(jìn)行。兩者的配合，可以更精準(zhǔn)的在12-16埃厚度的柵極氧化層中量得CP電流，用來(lái)計(jì)算界面缺陷的數(shù)量。
本發(fā)明利用低漏電流電荷泵法，去除該測(cè)量中產(chǎn)生的大量寄生漏電流，快速簡(jiǎn)單的計(jì)算出界面缺陷(Nit)數(shù)量，而可準(zhǔn)確的應(yīng)用于計(jì)算柵極氧化層界面缺陷以及有效評(píng)測(cè)柵極氧化層成長(zhǎng)品質(zhì)/氧化層工藝。本發(fā)明針對(duì)超短通道以及12埃到16埃的超薄柵氧化層元件，提供一個(gè)新的CP測(cè)量法，甚至，在某些元件樣本上小于12埃的柵極氧化層上也被證實(shí)是可行的；根據(jù)實(shí)驗(yàn)數(shù)據(jù)顯示，本發(fā)明可以成功的應(yīng)用于采用各種RTNO柵氧化層以及RPN處理的超薄柵極氧化層薄膜的分析；同時(shí)，此法當(dāng)然亦可應(yīng)用于其他類似工藝成長(zhǎng)的氧化層薄膜。因此，只要是與柵極氧化層界面缺陷有關(guān)系的分析，諸如柵極界面缺陷的產(chǎn)生、柵極氧化層薄膜品質(zhì)監(jiān)測(cè)、以及超小型CMOS元件可靠性的評(píng)測(cè)等，本發(fā)明將可提供一個(gè)最好的解決方案。


(圖1到圖3說(shuō)明可采行的低漏電CP測(cè)量架構(gòu)，以及建構(gòu)一個(gè)適合低漏電測(cè)量的測(cè)量偏壓區(qū)間的方法；)圖1(a)本發(fā)明所采用的低漏電流CP測(cè)量架構(gòu)。其中，對(duì)于超薄柵極氧化層會(huì)造成直接隧穿漏電流(IGB)，影響元件的CP測(cè)量，必須設(shè)法排除此漏電流；圖1(b)上半部顯示在固定低點(diǎn)脈沖電位CP測(cè)量中，其區(qū)域臨界電壓(local threshold voltage，VTH)及區(qū)域平帶電壓(local flat-band voltage，Vfb)與高點(diǎn)(high level gate pulse，Vgh)及低點(diǎn)柵極脈沖(low level gatepulse，Vgl)的關(guān)系圖；下半部顯示隨著氧化層厚度薄化，在CP測(cè)量所可能看到寄生隧穿漏電流產(chǎn)生的情形；其中正常的CP測(cè)量曲線通常發(fā)生在30埃以上的柵極氧化層厚度；異常的CP測(cè)量曲線(curve)通常發(fā)生在20埃以下的柵極氧化層厚度；圖1(c)本發(fā)明所進(jìn)行的流程方塊圖；其中主要兩個(gè)步驟(1)建構(gòu)一個(gè)適合低漏電的測(cè)量區(qū)間；(2)以低漏電流CP法去除寄生的隧穿漏電流；圖2此CP測(cè)量架構(gòu)下的直流柵極隧穿電流成份分析。在此直流(DC)分析下，可以找出一個(gè)″IB電流很小″的區(qū)域，這個(gè)區(qū)域可用來(lái)建構(gòu)一個(gè)適合低漏電測(cè)量的偏壓區(qū)間；圖3此CP測(cè)量架構(gòu)下所測(cè)量到的CP測(cè)量曲線，此架構(gòu)可以準(zhǔn)確的量得16埃厚度柵氧化層界面缺陷數(shù)量；(圖4到圖5說(shuō)明兩種影響到CP法測(cè)量曲線的漏電流產(chǎn)生情形)圖4元件通道長(zhǎng)度對(duì)直流狀態(tài)IB漏電流產(chǎn)生的影響；隨著通道長(zhǎng)度變大，IB漏電流越大；圖5元件柵極氧化層厚度對(duì)CP測(cè)量曲線中寄生隧穿電流的影響；在這可以發(fā)現(xiàn)，在超薄柵極氧化層中，隨著氧化層厚度降低，其漏電流成份將越來(lái)越大；(圖6到圖7說(shuō)明兩種低漏電流的CP測(cè)量方式)圖6高低頻CP測(cè)量方法——先分別量得高頻(e.g.，high-f＝1MHz)及低頻(e.g.，low-f＝10KHz)的CP電流曲線(兩者皆含有漏電流)，而把低頻的CP電流曲線完全當(dāng)成是漏電流，兩者相扣可得正確的高頻(1MHz)CP電流曲線；上圖顯示測(cè)量所得的最大CP電流對(duì)頻率作圖；圖7增頻CP測(cè)量方法——先分別量得兩接近頻率(e.g.，f1＝1MHz；f1＝800KHz)的CP電流曲線(兩者皆含有漏電流)，兩者相扣可得正確的(f＝Df＝200KHz)CP電流曲線；上圖顯示測(cè)量所得的最大CP電流對(duì)頻率做圖；(圖8到圖9移除偏移長(zhǎng)度(offset length)ΔL0，降低其對(duì)超小型元件中造成的CP測(cè)量解析的誤差；若在前述的測(cè)量中，采用的乃是微米(＞1mm)級(jí)元件，此ΔL0對(duì)CP測(cè)量造成的影響將微乎其微)；圖8利用非均勻性界面缺陷產(chǎn)生于MOSFET元件通道(channel)區(qū)域的假設(shè)，來(lái)計(jì)算偏移長(zhǎng)度(offset length)ΔL0的近似值；若該界面缺陷分布為均勻分布，此ΔL0計(jì)算值可以更準(zhǔn)；圖9分別在同一批工藝(lot)中五片不同氧化層成長(zhǎng)方式的晶圓(wafer)中，利用所量得的最大CP電流值(ICP，max)，所計(jì)算出的偏移長(zhǎng)度(offsetlength)ΔL0；其中，該斜率即可用來(lái)計(jì)算各工藝成長(zhǎng)的氧化層品質(zhì)。
具體實(shí)施例方式
本發(fā)明提供一個(gè)可以直接且精確計(jì)算先進(jìn)MOSFET元件的柵極氧化層界面缺陷(interface traps，以下簡(jiǎn)稱為Nit)數(shù)量的方法。所謂該先進(jìn)MOSFET元件泛指具有極短通道長(zhǎng)度(e.g.，實(shí)際柵極長(zhǎng)度(Lgate)可小于1微米以下)以及具隧穿漏電流效應(yīng)范疇的超薄柵極氧化層(e.g.，tox＜30埃開(kāi)始定義為具隧穿漏電流效應(yīng)范疇的超薄氧化層)的MOSFET元件。相關(guān)于本發(fā)明所附的圖式及相關(guān)實(shí)驗(yàn)數(shù)據(jù)，以當(dāng)代最先進(jìn)的集成電路制造技術(shù)所制作的納米級(jí)MOSFET元件測(cè)試所得。舉例來(lái)說(shuō)，在這里采用的MOSFET元件柵極氧化層是采用快速高溫氮化氧(Rapid Thermal Nitric Oxide，RTNO)工藝所成長(zhǎng)，其氧化層厚度為12-16埃。其中，部分的16埃厚度的氧化層，在設(shè)計(jì)上增加了一道遠(yuǎn)程等離子氮化(Remote Plasma Nitridation，RPN)處理，用來(lái)降低102-103數(shù)量級(jí)的隧穿漏電流。而為了制作該先進(jìn)納米級(jí)元件，用了光刻膠曝光及去除技術(shù)，這使得實(shí)際柵極長(zhǎng)度(Lgate)會(huì)比光罩曝光長(zhǎng)度(Lmask)小約0.04微米；實(shí)際柵極長(zhǎng)度設(shè)計(jì)在0.07-0.18微米的大小。(注本法當(dāng)然亦可應(yīng)用于實(shí)際柵極長(zhǎng)度大于1微米的元件。)請(qǐng)參閱圖1(a)，本圖探討此低漏電流CP測(cè)量的架構(gòu)(ChargePumping(CP)Setup)示意圖及其漏電流產(chǎn)生情形。在CP測(cè)量架構(gòu)上，源極及漏極連接在一起之后接地、基極接地、在柵極上給定脈沖。
其中IB＝I1-I2＝Recombination Current＝CP Curfent(ICP)IGB＝Gate-Bulk Leakage在這特別說(shuō)明柵極脈沖的給定方式(請(qǐng)參閱圖1(b)的上圖)——我們將脈沖的最低點(diǎn)固定在Vgl的電位，緩緩增加最高點(diǎn)脈沖電位Vgh，亦即采用″固定低點(diǎn)脈沖電位的CP測(cè)量″。在電荷泵(CP)法的原理上，是把MOSFET元件通道(channel)某一時(shí)刻切換到累積(accumulation)區(qū)而另一時(shí)刻切換到反轉(zhuǎn)(inversion)區(qū)，若是氧化層-通道(oxide-channel)間有界面缺陷，它會(huì)在這個(gè)切換過(guò)程中貢獻(xiàn)出結(jié)合(recombination)電流，此電流即為電荷泵(CP)電流。其一般常見(jiàn)的公式為ICP，max＝f*q*W*L*Nit，其中，ICP，max為最大CP電流，f為柵極脈沖頻率，q為電荷常數(shù)(1.6×10-19庫(kù)倫)，W為通道寬度，L為通道長(zhǎng)度，Nit為界面缺陷數(shù)量。此外，此圖亦表示當(dāng)柵極氧化層厚度進(jìn)入直接隧穿效應(yīng)范疇，它會(huì)造成柵極漏電流，影響CP測(cè)量的準(zhǔn)確性。
請(qǐng)參閱圖1(b)的下圖，本圖顯示隨著氧化層厚度薄化，在CP測(cè)量所可能看到寄生的隧穿漏電流產(chǎn)生的情形。其中正常的CP測(cè)量曲線通常發(fā)生在30埃以上的柵極氧化層厚度；異常的CP測(cè)量曲線通常發(fā)生在30埃以下的柵極氧化層厚度，其中到了20埃以下其隧穿漏電流將嚴(yán)重到不可忽略。其中柵極氧化層厚度處于直接隧穿范疇(direct tunneling regime)，舉凡其漏電流足以影響傳統(tǒng)CP測(cè)量的厚度范圍，皆為本發(fā)明限制的范圍。
請(qǐng)參閱圖1(c)，本圖所表示的乃是本發(fā)明所采用的流程。主要包含了兩個(gè)步驟(1)建構(gòu)一個(gè)適合低漏電的測(cè)量區(qū)間；(2)以低漏電流CP法去除寄生的隧穿漏電流。在后續(xù)的討論中，將會(huì)依此流程來(lái)一一討論。
請(qǐng)參閱圖2，本圖顯示此CP測(cè)量架構(gòu)下所量得的直流電性。由于大部分的柵極直接隧穿漏電流都是由源極和漏極端所貢獻(xiàn)，少部分是由基極所貢獻(xiàn)，所以電荷泵電流僅可由基極端量得。再者，基極端電流很小(e.g.，IB＜10-12～-13或IB＜＜ICP，max)的區(qū)域，其VG的最小值可用來(lái)訂定Vgl值，VG的最大值可用來(lái)訂定Vgh值，(此區(qū)域可以用來(lái)建構(gòu)一個(gè)適合低漏電流的測(cè)量區(qū)間)。只要脈沖電壓給定在這個(gè)范圍內(nèi)，其量得的CP曲線的漏電流都不至于太大。
請(qǐng)參閱圖3，本圖顯示此CP測(cè)量架構(gòu)下所量得的CP曲線。其中，由于在此我們將柵極脈沖偏壓(Vgl及Vgh)定在基極端電流很小的區(qū)域，所以在16埃厚度的柵氧化層MOSFET元件中，亦可得出準(zhǔn)確的CP電流值。
請(qǐng)參閱圖4，本圖顯示低基極電流區(qū)域(低漏電的測(cè)量區(qū)間)的大小與通道長(zhǎng)度的關(guān)系。隨著通道長(zhǎng)度變小，基極漏電流也隨之變小，此低基極電流區(qū)域?qū)?huì)變大。亦即，更有機(jī)會(huì)量得準(zhǔn)確的CP曲線。
請(qǐng)參閱圖5，本圖顯示隨著氧化層厚度變薄，其寄生漏電流產(chǎn)生的情形。其中，加了RPN處理過(guò)的柵氧化層漏電流很小，但是造成的卻是界面缺陷變多。再者，隨著氧化層厚度變薄，即使采用了前述的″低漏電的測(cè)量區(qū)間″的方法，在12埃的柵氧化層中，所量得的CP曲線亦受到嚴(yán)重的漏電流干擾。為了準(zhǔn)確的量取CP曲線，用來(lái)計(jì)算界面缺陷數(shù)量，必須設(shè)法將這個(gè)寄生的漏電流排除。
請(qǐng)參閱圖6及圖7，分別描述了兩種可以去除寄生隧穿漏電流的低漏電流CP法。若是有漏電流的產(chǎn)生，下列兩種方法中的任何一種，皆可移除大部分的漏電流。
(1)高低頻CP方法(high-low frequency CP method)如圖6所示，首先分別量得高頻(e.g.，high-f＝1MHz)及低頻(e.g.，low-f＝10KHz)的CP電流曲線。把低頻CP電流曲線完全當(dāng)成是漏電流，兩者相扣可得正確的高頻(1MHz)CP電流曲線。該高頻與低頻脈沖的頻率，視MOSFET工藝而變，故只要高頻頻率高到，其所量得的CP電流，主要乃是由正常CP電流及漏電流所共同貢獻(xiàn)，即為本發(fā)明所定義的高頻脈沖范圍，只要低頻頻率低到，其所量得的CP電流，主要乃是由漏電流所貢獻(xiàn)，即為本發(fā)明所定義的低頻脈沖范圍。在一個(gè)實(shí)施例中，該高頻頻率大于100KHz，低頻頻率小于100KHz。而柵極脈沖給法還可改為——該脈沖固定最高點(diǎn)電位Vgh，漸減最低點(diǎn)電位Vgl。
(2)增頻CP方法(incremental frequency CP method)如圖7示，首先分別量得兩接近頻率(e.g.，f1＝2MHz；f2＝1MHz)的CP電流曲線(兩者皆含有漏電流)，兩者相扣可得正確的(f＝Δf＝f1-f2＝1MHz)CP電流曲線。兩接近頻率的定義，視MOSFET工藝而變，故只要其中兩頻率靠近到可以有效移除CP測(cè)量中寄生漏電流，即為本發(fā)明所定義的兩接近頻率的范圍。該兩接近頻率可皆大于1KHz。而柵極脈沖給法也可改為此脈沖固定最高點(diǎn)電位Vgh，漸減最低點(diǎn)電位Vgl。如前面所述，CP電流與f成正比。其中兩接近頻率(f1及f2，其中f1＞f2)的定義，一般可用(f1-f2)/f1＜＜1來(lái)規(guī)范。
若將圖6中的曲線3與圖7中的曲線A相比較，均以1MHz頻率所量得的結(jié)果為例，可以發(fā)現(xiàn)兩種方法均可得到不錯(cuò)的結(jié)果。值得注意的是，由于第二種方法(增頻CP方法)利用兩個(gè)近頻CP曲線中漏電流大小更為接近，可以更準(zhǔn)確的移除寄生的漏電流，因此所得到的結(jié)果較高低頻CP方法可獲得更精確的結(jié)果，(如圖6及圖7的上圖，可以看出增頻CP方法所測(cè)量的零CP電流值，位于頻率為零的位置，亦即此法可得較準(zhǔn)確的結(jié)果)。本發(fā)明方法經(jīng)實(shí)驗(yàn)結(jié)果證實(shí)，在柵極氧化層厚度tox≤12的應(yīng)用上，仍可獲得精確有效的CP電流值。
請(qǐng)參閱圖8，在此利用非均勻分布的界面缺陷假設(shè)，利用長(zhǎng)通道(Longchannel)及短通道(Short channel)元件之間的界面缺陷差值，而找出偏移長(zhǎng)度(offset length)ΔL0的近似值。若該界面缺陷分布為均勻分布，此ΔL0計(jì)算值可以更準(zhǔn)。在此所依據(jù)的公式，則列于表一。(注找出ΔL0后，可有效排除因?yàn)楣に嚿?，造成極小型MOSFET中有效通道長(zhǎng)度控制誤差變異，造成的CP測(cè)量的誤差。因?yàn)镃P測(cè)量與實(shí)際有效面積有關(guān)。)表一 請(qǐng)參閱圖9，在此利用增頻CP方法所量得的最大CP電流值，在同一批工藝(lot)中五片不同氧化層成長(zhǎng)方式的晶圓(wafer)中，所計(jì)算出的偏移長(zhǎng)度(offset length)ΔL0值。由圖9可歸納出(1)較厚的柵氧化層，因?yàn)闊峁に嚂r(shí)間造成熱應(yīng)力(thermal stress)較大，界面缺陷越大；(2)經(jīng)由RPN處理的柵氧化層有較大的介面缺陷數(shù)量；(3)該斜率即可用來(lái)計(jì)算界面缺陷量，并可用來(lái)監(jiān)測(cè)各工藝成長(zhǎng)的氧化層品質(zhì)。
圖9中每單位距離的介面缺陷數(shù)(Interface Trap per unit width)
Nit*L＝ICP/(fqW)總而言之，本發(fā)明針對(duì)超短通道以及12埃到16埃的超薄柵氧化層元件，提供一個(gè)新的CP測(cè)量法，其可以快速簡(jiǎn)單的計(jì)算出界面缺陷(Nit)數(shù)量。不論采用上列所說(shuō)的高低頻CP方法或是增頻CP方法，都可以獲得令人滿意的結(jié)果。
以上所述，僅為本發(fā)明的較佳實(shí)施例子。凡依本發(fā)明申請(qǐng)專利范圍所作的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種用于計(jì)算MOSFET元件柵極氧化層中界面缺陷數(shù)量的測(cè)量方法，該MOSFET元件包含有一源極、一漏極、一基極以及一柵極，該柵極氧化層則位于柵極的正下方，其特征是該測(cè)量方法包含有(1)該MOSFET元件三端——源極、漏極、基極，接地，柵極給定脈沖——該脈沖的最低點(diǎn)電位Vgl固定，逐漸增加該脈沖的最高點(diǎn)電位Vgh；及(2)依增頻CP法，移除CP測(cè)量漏電流——分別量得兩接近頻率的CP曲線，兩者漏電流值接近，相扣可得低漏電流的CP曲線。
2.如權(quán)利要求1所述的測(cè)量方法，其特征是該柵極氧化層厚度小于30埃。
3.如權(quán)利要求1所述的測(cè)量方法，其特征是該柵極氧化層厚度處于直接隧穿范疇，其厚度范圍所對(duì)應(yīng)的漏電流足以影響傳統(tǒng)CP測(cè)量。
4.如權(quán)利要求1所述的測(cè)量方法，其特征是兩接近頻率的定義，視MOSFET工藝而變，故只要其中兩頻率靠近到可以有效移除CP測(cè)量中寄生漏電流，即為本發(fā)明所定義的兩接近頻率的范圍。
5.如權(quán)利要求1所述的測(cè)量方法，其特征是該兩接近頻率皆大于1KHz。
6.如權(quán)利要求1所述的測(cè)量方法，其特征是兩接近頻率f1及f2的定義，可用(f1-f2)/f1＜＜1來(lái)規(guī)范，其中f1＞f2。
7.一種用于計(jì)算MOSFET元件柵極氧化層中界面缺陷數(shù)量的測(cè)量方法，該MOSFET元件包含有一源極、一漏極、一基極以及一柵極，該柵極氧化層則位于柵極的正下方，其特征是該測(cè)量方法包含有(1)該MOSFET元件三端——源極、漏極、基極，接地，柵極給定脈沖——該脈沖的最高點(diǎn)電位Vgh固定，逐漸降低該脈沖的最低點(diǎn)電位Vgl；及(2)依增頻CP法，移除CP測(cè)量漏電流——分別量得兩接近頻率的CP曲線，兩者漏電流值接近，相扣可得低漏電流的CP曲線。
全文摘要
一種直接計(jì)算金氧半場(chǎng)效晶體管界面缺陷量的方法，主要步驟(1)建構(gòu)一個(gè)適合低漏電的測(cè)量區(qū)間，找出一個(gè)可以適合柵極脈沖(gate pulse)偏壓(V
文檔編號(hào)G01R31/28GK1691303SQ20051006823
公開(kāi)日2005年11月2日 申請(qǐng)日期2003年1月10日 優(yōu)先權(quán)日2002年6月4日
發(fā)明者莊紹勛, 陳尚志, 楊健國(guó), 吳德源 申請(qǐng)人:聯(lián)華電子股份有限公司