專利名稱：存儲器測試電路和方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器測試電路和方法，特別涉及用于測試多個存儲器的存儲器測試電路和方法。
背景技術(shù)：
近年來，LSI變得越來越精密。隨之，其構(gòu)造也變得復雜。特別地，已經(jīng)開發(fā)了一種將需要的功能模塊總地集成到一個芯片中的技術(shù)。這要求較高的智能和更復雜的構(gòu)造。
隨著LSI達到較高的智能，也增加了必需的存儲器容量。在這種情況下，可以在LSI以外提供存儲器，但在考慮到傳輸時間和物理尺寸時期望在LSI之內(nèi)提供存儲器。
然而，嵌入的存儲器具有這樣的問題，即很有可能發(fā)生故障，這大大地影響了LSI的產(chǎn)量。因此，需要存儲器的可靠的操作測試。然而，隨著LSI的操作速度的增加或者LSI變得更加復雜，存儲器測試電路也變得復雜，因此存儲器測試方法需要較大數(shù)量的步驟。
為了克服這個問題，提出了一種存儲器測試方法，它能夠減小電路規(guī)模和用于具有多個存儲體的LSI的操作測試的步驟的必需數(shù)量(例如，見日本未審專利公開No.2004-79032)。在該公開中所公開的測試方法執(zhí)行一命令，以同時將數(shù)據(jù)寫入各存儲體中的相同地址，并且執(zhí)行一命令，以同時從這些地址中讀取數(shù)據(jù)來確定該同時讀取的數(shù)據(jù)是否與數(shù)據(jù)確定部件中的期望值一致，從而校驗存儲器的正常性。
然而，由于操作時鐘的差異，在該公開中所公開的方法不能測試在不同操作時鐘下以實際操作速度運行的存儲器的操作。由于延遲的發(fā)生，所以它也不能測試位于物理上遠程位置的存儲器。這樣，測試這種存儲器就需要諸如BIST(內(nèi)置自檢測)的專用電路并且成本高。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的存儲器測試電路包括處理器內(nèi)核存儲器；專用功能內(nèi)核存儲器；執(zhí)行用于處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的測試的處理器內(nèi)核；以及時鐘選擇器，其從輸入的操作時鐘中選擇被應用于處理器內(nèi)核的時鐘，并在測試處理器內(nèi)核存儲器時將用于處理器內(nèi)核的操作時鐘提供給處理器內(nèi)核，以及在測試專用功能內(nèi)核存儲器時將用于專用功能內(nèi)核的操作時鐘提供給處理器內(nèi)核。根據(jù)這種構(gòu)造，處理器內(nèi)核能夠以這種方式操作，即在處理器內(nèi)核基本操作的操作時鐘以及專用功能內(nèi)核操作的操作時鐘之間切換。也就是，能夠以處理器內(nèi)核基本操作的操作時鐘測試處理器內(nèi)核存儲器，以及以專用功能內(nèi)核操作的操作時鐘測試專用功能內(nèi)核存儲器。因此，處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器都能夠以實際操作速度來測試，從而增加了存儲器測試的可靠性。此外，用于專用功能內(nèi)核存儲器的測試，即到目前為止通過集成諸如BIST電路的專用電路來執(zhí)行的測試，可以使用該處理器內(nèi)核來執(zhí)行，從而節(jié)約了成本。此外，測試程序可以改變，使得能夠應付測試方法的改變而不用重新構(gòu)造電路。
本發(fā)明提供了一種用處理器內(nèi)核來測試處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的存儲器測試方法，包括應用用于處理器內(nèi)核的操作時鐘和用于專用功能內(nèi)核的操作時鐘，以根據(jù)被測試的存儲器從所應用的操作時鐘中選擇提供給處理器內(nèi)核的時鐘；當測試處理器內(nèi)核存儲器時，將處理器內(nèi)核的操作時鐘提供給處理器內(nèi)核；以及當測試專用功能內(nèi)核存儲器時，將專用功能內(nèi)核的操作時鐘提供給處理器內(nèi)核。以這種構(gòu)造，處理器內(nèi)核能夠以這種方式來操作，即在處理器內(nèi)核基本操作的操作時鐘以及專用功能內(nèi)核操作的操作時鐘之間切換。也就是，能夠以處理器內(nèi)核基本操作的操作時鐘測試處理器內(nèi)核存儲器，以及以專用功能內(nèi)核操作的操作時鐘測試該專用功能內(nèi)核存儲器。因此，處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器都能夠以實際操作速度來測試，從而增強了存儲器測試的可靠性。此外，用于專用功能內(nèi)核存儲器的測試，即到目前為止通過集成諸如BIST電路的專用電路來執(zhí)行的測試，能夠使用處理器內(nèi)核來執(zhí)行，從而節(jié)約了成本。此外，測試程序可以改變，這使得能夠應付測試方法的改變而不用重新構(gòu)造電路。
根據(jù)本發(fā)明，能夠測試以不同操作時鐘運行的存儲器，并且除此之外，也可以應付在測試物理上遠程位置處的存儲器中包括的延遲。


本發(fā)明的上述和其它目的、優(yōu)點和特征將從下面結(jié)合附圖所進行的描述中變得更加顯而易見，其中圖1是示出根據(jù)本發(fā)明的存儲器測試電路的構(gòu)造的方框圖；圖2是示出根據(jù)本發(fā)明的存儲器測試方法的處理流程的流程圖；圖3是示出根據(jù)本發(fā)明的存儲器測試方法的處理流程的時序圖；以及圖4是示出根據(jù)本發(fā)明的等待產(chǎn)生部件的構(gòu)造的電路圖。
具體實施例方式
現(xiàn)在將參照示意性的實施例在此描述本發(fā)明。本領(lǐng)域的技術(shù)人員將會意識到，使用本發(fā)明的講解能夠?qū)崿F(xiàn)許多可選實施例，并且本發(fā)明不限于為說明而示出的實施例。
圖1示出了根據(jù)本發(fā)明的實施例的存儲器測試電路的整體構(gòu)造。在圖1中，存儲器測試電路1包括處理器內(nèi)核10、處理器內(nèi)核存儲器11、專用功能內(nèi)核12、專用功能內(nèi)核存儲器13、定時補償電路140-142、等待產(chǎn)生部件15、選擇器160-162、數(shù)據(jù)確定部件17和三態(tài)緩存器18。
處理器內(nèi)核10執(zhí)行存儲器測試電路中的算術(shù)處理。處理器內(nèi)核10與處理器內(nèi)核存儲器11連接，并根據(jù)從操作時鐘選擇器160選擇性地應用的時鐘頻率進行操作。處理器內(nèi)核存儲器11是用于處理器內(nèi)核10的算術(shù)處理的存儲單元，并且與處理器內(nèi)核10連接。處理器內(nèi)核存儲器11是被存儲器測試電路1測試的多個存儲器中的一個。處理器內(nèi)核存儲器11由包括存儲體110、存儲體111、存儲體112和存儲體113的多個存儲體構(gòu)成。
專用功能內(nèi)核12是用于執(zhí)行專用功能的專用電路。專用功能內(nèi)核12通過控制信號選擇器161與專用功能內(nèi)核存儲器13連接，并在正常操作期間通過使用連接的專用功能內(nèi)核存儲器13來操作，然而，處理器內(nèi)核10在存儲器測試操作期間執(zhí)行該操作，因此專用功能內(nèi)核12在存儲器測試期間不進行操作。專用功能內(nèi)核存儲器13是一存儲單元，用于執(zhí)行專用功能內(nèi)核12的功能，并通過控制信號選擇器161與專用功能內(nèi)核12連接。專用功能內(nèi)核存儲器13是被存儲器測試電路1測試的多個存儲器中的一個。該專用功能內(nèi)核存儲器13由包括存儲器130和131的多個存儲器組成。
定時補償電路140-142調(diào)整定時，其中在該定時上處理器內(nèi)核10向/從專用功能內(nèi)核存儲器13輸入/輸出數(shù)據(jù)，并且定時補償電路140-142分別由移位寄存器組成。定時補償電路140-142位于存儲器測試電路1中的3個部分中。定時補償電路140是控制信號定時補償電路，定時補償電路141是存儲器讀數(shù)據(jù)定時補償電路，而定時補償電路142是存儲器寫數(shù)據(jù)定時補償電路。
等待產(chǎn)生部件15產(chǎn)生等待信號，并將所產(chǎn)生的等待信號提供給處理器內(nèi)核10。等待產(chǎn)生部件15只用于控制處理器內(nèi)核10測試專用功能內(nèi)核存儲器13的定時。
選擇器160-162用于選擇兩個或多個輸入信號中的一個并輸出所選擇的信號的電路。選擇器160-162位于存儲器測試電路1中的3個部分中，相應于操作時鐘選擇器160、控制信號選擇器161和寫數(shù)據(jù)選擇器162。
數(shù)據(jù)確定部件17接收從處理器內(nèi)核存儲器11的每個存儲體提供的值，以及從專用功能內(nèi)核存儲器13的每個存儲體提供的值，并確定這些值是否與期望值相一致。能夠基于該確定結(jié)果檢驗每個存儲器的正常性。確定結(jié)果被發(fā)送到處理器內(nèi)核10。此外，如果確定存儲器異常，則數(shù)據(jù)確定部件17會向處理器內(nèi)核10輸出中斷信號，以強制地終止測試操作。
三態(tài)緩存器18控制來自存儲器的輸出信號。三態(tài)緩存器18以如下方式來控制輸出信號，即只允許來自所選擇的存儲體的輸出。簡而言之，三態(tài)緩存器18只輸出來自所選擇的存儲體的信號，而不會輸出來自其余存儲體的信號。三態(tài)緩存器18位于存儲器測試電路1中的7個部分中。
接著將給出存儲器測試電路1中的存儲器測試操作的處理流程的描述。由處理器內(nèi)核10執(zhí)行存儲器測試處理。用于存儲器測試處理的程序預先安裝在存儲器測試電路1中，或從外部讀取。
現(xiàn)在參考圖2的流程圖，首先描述用于處理器內(nèi)核存儲器11的存儲器測試操作。在用于處理器內(nèi)核存儲器11的存儲器測試操作期間，處理器內(nèi)核10在其正常操作的操作時鐘下進行操作。這樣，操作時鐘選擇器160從2個輸入操作時鐘中選出用于處理器內(nèi)核10的正常操作的操作時鐘，并將所選擇的操作時鐘提供給處理器內(nèi)核10以及處理器內(nèi)核存儲器11的每個存儲體。
存儲器測試處理按如下步驟執(zhí)行首先數(shù)據(jù)被寫入到存儲器中并且然后從該存儲器中讀出，確定讀出的值是否與期望值一致。在本發(fā)明的實施例中，同時將數(shù)據(jù)寫入所有存儲體中和從所有存儲體中讀取數(shù)據(jù)，從而減少測試步驟的數(shù)量以及執(zhí)行時間。在下文中，將給出關(guān)于如何執(zhí)行該處理的詳細描述。
首先，處理器內(nèi)核10執(zhí)行全部寫入命令，以將數(shù)據(jù)寫入到處理器內(nèi)核存儲器11的所有存儲體中(S101)。此時，從處理器內(nèi)核10輸出到處理器內(nèi)核存儲器11的信號是地址信號、存儲體選擇信號、讀/寫控制信號和存儲器時鐘。
地址信號是用于識別讀出或?qū)懭朊钏赶虻拿總€存儲器的地址的信號。地址的比特數(shù)量是根據(jù)存儲器容量來設置的。在通常的寫入命令的情況下，存儲體是根據(jù)地址來識別的。在全部寫入命令的情況下，輸出各個存儲體所公用的地址。
關(guān)于存儲體選擇信號，信號“1”(代表選擇)只施加給對于常規(guī)寫入命令而寫入數(shù)據(jù)的存儲體。相反，對于全部寫入命令，信號“1”被施加給所有的存儲體。
讀/寫控制信號是表示向/從每個存儲器寫入或讀取數(shù)據(jù)的信號。信號“0”和“1”分別表示讀和寫。在執(zhí)行寫命令時，輸出表示“寫”的值。
在完成從處理器內(nèi)核10向處理器內(nèi)核存儲器11輸出控制信號之后，作為要寫入的值的寫數(shù)據(jù)從處理器內(nèi)核10發(fā)送到處理器內(nèi)核存儲器11的每個存儲體中。從處理器內(nèi)核10接收到寫數(shù)據(jù)之后，處理器內(nèi)核存儲器11的每個存儲體與存儲器時鐘同步地存儲該寫數(shù)據(jù)。
在完成將輸入的寫數(shù)據(jù)寫入處理器內(nèi)核存儲器11的每個存儲體之后，處理器內(nèi)核10執(zhí)行全部讀取命令以從處理器內(nèi)核存儲器11的每個存儲體中讀取數(shù)據(jù)(S102)。此時，除了表示“讀”的值作為讀/寫控制信號被輸出之外，從處理器內(nèi)核10輸出到處理器內(nèi)核存儲器11的每個信號都與該全部寫入命令相似。
從處理器內(nèi)核10接收控制信號之后，處理器內(nèi)核存儲器11的每個存儲體都輸出讀數(shù)據(jù)，其中讀數(shù)據(jù)是存儲在與包括在接收的控制信號中的地址信號相對應的地址中的值。在常規(guī)存儲器讀命令的情況下，讀數(shù)據(jù)被輸出到處理器內(nèi)核10；在用于存儲器測試操作的全部讀取命令的情況下，處理器內(nèi)核存儲器11的每個存儲體將讀數(shù)據(jù)提供給數(shù)據(jù)確定部件17。該讀數(shù)據(jù)可以應用于處理器內(nèi)核10，該處理器內(nèi)核10可以依靠測試操作來處理輸入的讀數(shù)據(jù)。
從處理器內(nèi)核存儲器11的每個存儲體接收讀數(shù)據(jù)之后，數(shù)據(jù)確定部件17確定輸入的讀數(shù)據(jù)是否與期望值一致(S103)。此時使用的期望值預先存儲在數(shù)據(jù)確定部件17中。如果存在多個期望值，則它們被分別存儲在數(shù)據(jù)確定部件17的寄存器中，并基于來自處理器內(nèi)核10的期望值寄存器選擇信號來確定哪一個寄存器中存儲的哪一個值用作期望值。
如果確定結(jié)果顯示輸入的讀數(shù)據(jù)與期望值一致(S104)，那么處理器內(nèi)核存儲器11的每個存儲體的地址被確定為正常。否則，該地址部分就被確定為異常。當?shù)刂凡糠譃楫惓r，數(shù)據(jù)確定部件17向處理器內(nèi)核10輸出帶有此含義的信號(S105)。在這種情況下，表示異常地址的信號可用作強制終止信號以終止測試操作。
對處理器內(nèi)核存儲器11的每個存儲體的全部地址執(zhí)行這種處理(S106)，從而完成用于處理器內(nèi)核存儲器11的存儲器的測試操作。以這種方式，通過采用全部寫入命令和全部讀取命令可同時對各個存儲體進行存儲器測試，這使得能夠減少測試步驟的數(shù)量以及測試周期。
接下來，給出專用功能內(nèi)核存儲器13的存儲器測試操作的描述。這種存儲器測試操作的主要原則，即使用全部寫入命令和全部讀取命令向/從每個存儲器讀/寫數(shù)據(jù)的操作以及用數(shù)據(jù)確定部件17確定異常，與用于處理器內(nèi)核存儲器11的存儲器測試操作相同。然而，這里對將該專用功能內(nèi)核存儲器13連接到處理器內(nèi)核10并進行操作上有幾點需要考慮，其中該專用功能內(nèi)核存儲器13主要用于操作專用功能內(nèi)核12。其中一點是常規(guī)的時鐘頻率在處理器內(nèi)核10和專用功能內(nèi)核存儲器13之間是不同的。另外一點是專用功能內(nèi)核存儲器13位于距離物處理器內(nèi)核10的物理遠程位置，因此會發(fā)生連線延遲。因此應當采取解決這些問題的措施。
在測試專用功能內(nèi)核存儲器13的情況下，處理器內(nèi)核10以專用功能內(nèi)核12的操作時鐘進行操作。對于這種設置，存儲器測試能夠以實際速度來進行，因此增強了測試的可靠性。這樣，操作時鐘選擇器160從兩個輸入的操作時鐘中選擇用于專用功能內(nèi)核12的操作時鐘，并將選擇的操作時鐘應用于處理器內(nèi)核10以及專用功能內(nèi)核存儲器13中的每個存儲器。
首先，處理器內(nèi)核10執(zhí)行全部寫入命令，以將數(shù)據(jù)寫到專用功能內(nèi)核存儲器13的每個存儲器中。這時，處理器內(nèi)核10將控制信號輸出給專用功能內(nèi)核存儲器13的每個存儲器?？刂菩盘柾ㄟ^控制信號定時補償電路140和控制信號選擇器161進行輸出。
控制信號定時補償電路140是一種用于補償由于這種線路設置而產(chǎn)生的延遲的電路，并使用移位寄存器對輸出的控制信號調(diào)整定時，其中這種線路設置是專用功能內(nèi)核存儲器13物理上遠離處理器內(nèi)核10。
控制信號選擇器161在正常操作期間選擇來自專用功能內(nèi)核12的信號，以將該信號輸出給專用功能內(nèi)核存儲器13，并且在用于專用功能內(nèi)核存儲器13的存儲器測試操作期間選擇來自處理器內(nèi)核10的控制信號，以將該信號輸出給專用功能內(nèi)核存儲器13。
此外，用于輸出控制信號的定時通過移位寄存器進行調(diào)整，至于存儲器讀數(shù)據(jù)和存儲器寫數(shù)據(jù)的輸入/輸出，分別采用存儲器讀數(shù)據(jù)定時補償電路141和存儲器寫數(shù)據(jù)定時補償電路142進行調(diào)整。而且，當存儲器寫數(shù)據(jù)輸出給專用功能內(nèi)核存儲器13時，寫數(shù)據(jù)選擇器162選擇來自處理器內(nèi)核10的寫數(shù)據(jù)，并將選擇的數(shù)據(jù)輸出給專用功能內(nèi)核存儲器13。
如果在數(shù)據(jù)讀取時從處理器內(nèi)核10輸出給專用功能內(nèi)核存儲器13的控制信號和從專用功能內(nèi)核存儲器13向處理器內(nèi)核10輸出的數(shù)據(jù)，從控制信號的輸出和來自專用功能內(nèi)核12的數(shù)據(jù)有了延遲，那么需要延遲處理器內(nèi)核10，以便從專用功能內(nèi)核存儲器13接收數(shù)據(jù)。在這種情況下，等待產(chǎn)生部件15產(chǎn)生等待信號，并將該信號提供給處理器內(nèi)核10。接收來自等待產(chǎn)生部件15的等待信號之后，處理器內(nèi)核10進入等待狀態(tài)，以延遲數(shù)據(jù)輸入定時。通過預先測量必須的等待周期的數(shù)量來設置并輸出與等待周期的數(shù)量相應的等待信號，就可以確定設置多少等待周期。關(guān)于這一點，1個周期指的是指應用于處理器內(nèi)核10的操作時鐘的1個時鐘周期。
給出定時控制的處理流程的具體描述。圖3是示出用于專用功能內(nèi)核存儲器13的存儲器測試操作的處理流程的時序圖。在本發(fā)明的實施例中，對這種情況做出解釋，即用于從處理器內(nèi)核10向?qū)Ｓ霉δ軆?nèi)核存儲器13傳輸信號所需的周期是1個時鐘周期。
首先，描述執(zhí)行寫命令的情況。地址信號和讀/寫控制信號從處理器內(nèi)核10輸出到專用功能內(nèi)核存儲器13(S201)。這種控制信號臨時應用于控制信號定時補償電路140。
控制信號定時補償電路140將輸入的地址信號和讀/寫控制信號以延遲了預定數(shù)量的周期的定時輸出給專用功能內(nèi)核存儲器13(S202)。能夠根據(jù)信號傳輸時間來確定延遲多少周期。
控制信號定時補償電路140將在圖3的定時中接收的地址信號和讀/寫控制信號，以預定數(shù)量的周期的延遲，輸出給專用功能內(nèi)核存儲器13。此后，專用功能內(nèi)核存儲器13從定時補償電路140接收地址信號和讀/寫控制信號。然后，來自處理器內(nèi)核10的輸出數(shù)據(jù)信號通過存儲器寫數(shù)據(jù)定時補償電路142輸入。與控制信號定時補償電路140相似，存儲器寫數(shù)據(jù)定時補償電路142控制定時，以將輸入的寫數(shù)據(jù)信號輸出給專用功能內(nèi)核存儲器13。
在通過控制信號定時補償電路140和存儲器寫數(shù)據(jù)定時補償電路142從處理器內(nèi)核10接收地址信號、讀/寫信號和寫數(shù)據(jù)信號之后，專用功能內(nèi)核存儲器13確定寫命令是基于該讀/寫控制信號發(fā)出，以將地址信號所表示的地址重寫為用寫數(shù)據(jù)信號所表示的值。
以這種方式，處理器內(nèi)核10以用于專用功能內(nèi)核12的時鐘來驅(qū)動，并且信號輸出定時通過控制信號定時補償電路140和存儲器寫數(shù)據(jù)定時補償電路142來控制，由此使得能夠以專用功能內(nèi)核12實際操作的速度將數(shù)據(jù)寫入專用功能內(nèi)核存儲器13。
隨后，描述執(zhí)行讀命令的情況。傳輸?shù)刂沸盘柡妥x/寫控制信號的方法與執(zhí)行寫命令時的相同，因此它的描述在此省略。
在通過控制信號定時補償電路140接收地址信號和讀/寫控制信號之后，專用功能內(nèi)核存儲器13確定讀命令是基于讀/寫控制信號發(fā)出，并將存儲在由地址信號表示的地址處的值輸出給數(shù)據(jù)確定部件17。
從專用功能內(nèi)核存儲器13輸出的讀數(shù)據(jù)信號臨時鎖存在存儲器讀數(shù)據(jù)定時補償電路141。與控制信號定時補償電路140和存儲器寫數(shù)據(jù)定時補償電路142相似，存儲器讀數(shù)據(jù)定時補償電路141調(diào)整用于該讀數(shù)據(jù)信號的輸出定時，以將該信號輸出給數(shù)據(jù)確定部件17。
除了在等待復位之后執(zhí)行匹配確定之外，數(shù)據(jù)確定部件17從寫數(shù)據(jù)定時補償電路142接收讀數(shù)據(jù)信號之后的存儲器測試處理與用于處理器內(nèi)核存儲器11的存儲器測試處理相似，因此在此省略對它的描述。
該實施例的存儲器測試電路1也將從專用功能內(nèi)核存儲器13輸出的讀數(shù)據(jù)信號發(fā)送到處理器內(nèi)核10。這是為當用于存儲器測試操作的算法改變時使用處理器內(nèi)核10中的讀存儲器數(shù)據(jù)。這樣，能夠適應設計存儲器測試電路1之后最新定義的存儲器測試算法。
下面描述將從專用功能內(nèi)核存儲器13輸出的讀數(shù)據(jù)信號輸入到處理器內(nèi)核10的方法。
處理器內(nèi)核10從存儲器讀數(shù)據(jù)定時補償電路141接收讀數(shù)據(jù)信號。這時，信號傳輸中包含了延遲。在將來自處理器內(nèi)核10的控制信號輸出到專用功能內(nèi)核存儲器13中，以及在將來自存儲器讀數(shù)據(jù)定時補償電路141的數(shù)據(jù)輸入到處理器內(nèi)核10中包含了1個周期的延遲；這樣，總共產(chǎn)生了2個周期的延遲。因此，處理器內(nèi)核10以2個周期的延遲接收來自存儲器讀數(shù)據(jù)定時補償電路141的讀數(shù)據(jù)信號(S203)。
所以，等待產(chǎn)生部件15考慮到延遲2個周期的定時，產(chǎn)生與2個周期相應的等待信號，并將這些信號輸出給處理器內(nèi)核10。這時，等待周期的數(shù)量可以通過選擇器或程序來改變。在接收來自等待產(chǎn)生部件15的等待信號之后，處理器內(nèi)核10等待2個周期，然后接收來自存儲器讀數(shù)據(jù)定時補償電路141的讀數(shù)據(jù)信號(S204)。通過以這種方式設置與數(shù)據(jù)傳輸?shù)难舆t相應的等待，處理器內(nèi)核10能夠接收從專用功能內(nèi)核存儲器13中輸出的讀數(shù)據(jù)信號。
接下來描述等待產(chǎn)生部件15。圖4示出了等待產(chǎn)生部件15的電路構(gòu)造實例。等待產(chǎn)生部件15包括0等待產(chǎn)生電路150、1等待產(chǎn)生電路151、2等待產(chǎn)生電路152和3等待產(chǎn)生電路153；各等待產(chǎn)生電路與選擇器154相連接。如果需要能夠產(chǎn)生4個或更多等待周期的產(chǎn)生電路，那么可以相似地并聯(lián)連接該電路。
如果等待周期的數(shù)量在測試操作過程中是固定的，那么等待產(chǎn)生部件15就事先從外部輸入等待數(shù)量選擇信號，并根據(jù)該輸入的等待數(shù)量選擇信號選擇等待產(chǎn)生電路。等待產(chǎn)生部件15將從等待產(chǎn)生電路輸入的等待信號輸出給處理器內(nèi)核10。
等待產(chǎn)生部件15中的等待周期的數(shù)量可以用程序來改變。也就是說，用于存儲等待預置值的寄存器和計數(shù)器位于等待產(chǎn)生部件15之內(nèi)，并且計數(shù)器在每個周期以1遞增。當計數(shù)器的值達到存儲在寄存器中的預置值時，確定經(jīng)過了規(guī)定的等待時間(等待周期或次數(shù))，并取消等待時間的設置。然后，復位計數(shù)器以便處理下一個等待周期。
以此方式，處理器內(nèi)核10能夠執(zhí)行用于專用功能內(nèi)核存儲器13的存儲器測試操作。以這種方法，不必為測試由專用功能內(nèi)核所使用的存儲器安裝專用硬件，從而節(jié)約了成本。此外，在安裝專用硬件的情況下，每當測試方法改變時就要重新構(gòu)造硬件。然而，根據(jù)本發(fā)明的方法，可通過改變程序來改變測試方法，這使得能夠靈活地測試存儲器。
顯然，本發(fā)明不限于上面的實施例，在不偏離本發(fā)明的范圍和精神的情況下可以對其修改和改變。
權(quán)利要求
1.一種存儲器測試電路，包括處理器內(nèi)核存儲器；專用功能內(nèi)核存儲器；處理器內(nèi)核，執(zhí)行用于處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的測試；以及時鐘選擇器，其從輸入的操作時鐘中選擇應用于處理器內(nèi)核的時鐘，將用于處理器內(nèi)核的操作時鐘提供給處理器內(nèi)核以用于測試處理器內(nèi)核存儲器，以及將用于專用功能內(nèi)核的操作時鐘提供給處理器內(nèi)核以用于測試專用功能內(nèi)核存儲器。
2.根據(jù)權(quán)利要求1的存儲器測試電路，還包括定時補償電路，用于控制處理器內(nèi)核和專用功能內(nèi)核存儲器之間的數(shù)據(jù)輸入/輸出定時。
3.根據(jù)權(quán)利要求2的存儲器測試電路，還包括等待產(chǎn)生部件，其根據(jù)用于處理器內(nèi)核的數(shù)據(jù)傳輸時間和用于專用功能內(nèi)核的數(shù)據(jù)傳輸時間之間的延遲，將等待信號應用于處理器內(nèi)核，其中該處理器內(nèi)核根據(jù)基于等待信號的延遲來執(zhí)行處理。
4.根據(jù)權(quán)利要求3的存儲器測試電路，其中等待產(chǎn)生部件能夠改變在其中輸出等待信號的周期的數(shù)量。
5.根據(jù)權(quán)利要求1的存儲器測試電路，還包括輸入選擇器，其在專用功能內(nèi)核和處理器內(nèi)核之間切換，用于將控制信號和數(shù)據(jù)應用于專用功能內(nèi)核存儲器。
6.根據(jù)權(quán)利要求1的存儲器測試電路，其中處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的每一個都具有多個存儲體，處理器內(nèi)核執(zhí)行全部寫入命令以同時將數(shù)據(jù)寫入到被測試的存儲器中的所有存儲體中，并且執(zhí)行全部讀取命令以同時從被測試的存儲器中的所有存儲體中讀取數(shù)據(jù)，以及存儲器測試電路還包括數(shù)據(jù)確定部件，其同時確定來自被測試的存儲器中的所有存儲體中的讀取數(shù)據(jù)是否與期望值一致。
7.根據(jù)權(quán)利要求6的存儲器測試電路，其中數(shù)據(jù)確定部件包括存儲期望值的多個寄存器，并且根據(jù)基于來自處理器內(nèi)核的期望值寄存器選擇信號的所選寄存器來選擇期望值。
8.一種用處理器內(nèi)核來測試處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的存儲器測試方法，包括接收用于處理器內(nèi)核的操作時鐘和用于專用功能內(nèi)核的操作時鐘，以根據(jù)被測試的存儲器從所應用的操作時鐘中選擇提供給處理器內(nèi)核的時鐘；將用于處理器內(nèi)核的操作時鐘提供給處理器內(nèi)核以用于測試處理器內(nèi)核存儲器；以及將用于專用功能內(nèi)核的操作時鐘提供給處理器內(nèi)核以用于測試專用功能內(nèi)核存儲器。
9.根據(jù)權(quán)利要求8的存儲器測試方法，還包括控制處理器內(nèi)核和專用功能內(nèi)核存儲器之間的數(shù)據(jù)輸入/輸出定時，以用于測試專用功能內(nèi)核存儲器。
10.根據(jù)權(quán)利要求9的存儲器測試方法，其中處理器內(nèi)核根據(jù)用于處理器內(nèi)核的數(shù)據(jù)傳輸時間和用于專用功能內(nèi)核的數(shù)據(jù)傳輸時間之間的延遲，來執(zhí)行等待處理，以用于測試該專用功能內(nèi)核存儲器。
11.根據(jù)權(quán)利要求10的存儲器測試方法，其中等待處理能夠改變等待周期的數(shù)量。
12.根據(jù)權(quán)利要求8的存儲器測試方法，其中專用功能內(nèi)核和處理器內(nèi)核根據(jù)所述選擇來進行切換，以將控制信號和數(shù)據(jù)應用于專用功能內(nèi)核存儲器，用于測試專用功能內(nèi)核存儲器。
13.根據(jù)權(quán)利要求8的存儲器測試方法，其中處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器的每一個都具有多個存儲體，處理器內(nèi)核執(zhí)行全部寫入命令以同時將數(shù)據(jù)寫入到被測試的存儲器中的所有存儲體中，并且執(zhí)行全部讀取命令以同時從被測試的存儲器中的所有存儲體中讀取數(shù)據(jù)，以及同時確定來自被測試的存儲器中的所有存儲體中的讀取數(shù)據(jù)是否與期望值一致。
14.根據(jù)權(quán)利要求13的存儲器測試方法，其中設置多個期望值，并且根據(jù)來自處理器內(nèi)核的信號來選擇一個期望值。
全文摘要
為了測試以不同操作時鐘操作的存儲器并解決在物理上遠程位置處的存儲器中包括的延遲。本發(fā)明的存儲器測試電路用處理器內(nèi)核來測試處理器內(nèi)核存儲器和專用功能內(nèi)核存儲器，并包括時鐘選擇器，用于接收用于處理器內(nèi)核和用于專用功能內(nèi)核的操作時鐘以從兩者中選擇一個應用于處理器內(nèi)核；控制單元，通過使用選擇器，當測試處理器內(nèi)核存儲器時將用于處理器內(nèi)核的操作時鐘提供給處理器內(nèi)核，以及當測試專用功能內(nèi)核存儲器時將用于專用功能內(nèi)核的操作時鐘提供給處理器內(nèi)核。通過這種設置，能夠測試以不同操作時鐘運行并由專用功能內(nèi)核使用的存儲器。
文檔編號G01R31/28GK1779865SQ200510113429
公開日2006年5月31日 申請日期2005年10月8日 優(yōu)先權(quán)日2004年10月5日
發(fā)明者青木良行 申請人:恩益禧電子股份有限公司